repo_name
stringlengths 6
79
| path
stringlengths 4
249
| size
int64 1.02k
768k
| content
stringlengths 15
207k
| license
stringclasses 14
values |
|---|---|---|---|---|
xuwenyihust/MapReduce_NoC
|
RTL/node_noc.v
| 5,242 |
module MODULE1(clk, rst, VAR3, VAR30, VAR6, VAR22, VAR20);
parameter VAR4 = 4'b0000;
parameter VAR29 = 4'b1111;
parameter VAR17 = 4'b0001;
parameter VAR5 = 4'b0010;
parameter VAR35 = 4'b0011;
parameter VAR21 = 10;
input clk;
input rst;
input [31:0] VAR3;
input VAR30;
input VAR6;
output reg [31:0] VAR22;
output reg VAR20;
reg [31:0] VAR19;
wire [31:0] VAR16;
reg [31:0] VAR34;
wire [31:0] VAR36;
wire VAR18;
reg VAR2;
reg [127:0] VAR8 [VAR21-1:0]; reg [4:0] VAR12; reg [4:0] VAR15;
reg [4:0] VAR37;
reg [2:0] VAR32;
reg [2:0] VAR31;
reg [3:0] VAR23;
reg [3:0] VAR11;
reg [2:0] VAR7;
reg VAR25;
reg VAR13;
reg [127:0] VAR9 [128:0];
reg [31:0] VAR27;
reg [31:0] VAR14;
reg VAR33;
reg [2:0] VAR24;
always@(posedge clk or negedge rst)
if(!rst) begin
VAR22 <= 0;
VAR20 <= 0;
VAR37 <= 0;
VAR31 <= 0;
end
else if(VAR37<VAR15 && VAR6==1) begin
VAR20 <= 1;
case(VAR31)
0: begin
VAR22 <= VAR8[VAR37][31:0];
VAR31 <= 1;
end
1: begin
VAR22 <= VAR8[VAR37][63:32];
VAR31 <= 2;
end
2: begin
VAR22 <= VAR8[VAR37][95:64];
VAR31 <= 3;
end
3: begin
VAR22 <= VAR8[VAR37][127:96];
VAR37 <= VAR37 + 1;
VAR31 <= 0;
end
default: begin
end
endcase
end
else begin
VAR20 <= 0;
VAR22 <= 0;
end
always@(posedge clk or negedge rst)
if(!rst)
VAR2 <= 0;
else
VAR2 <= VAR18;
always@(posedge clk or negedge rst)
if(!rst) begin
for(VAR12=0; VAR12<VAR21; VAR12=VAR12+1)
VAR8[VAR12] <= 0;
VAR32 <= 0;
VAR15 <= 0;
end
else if(VAR2 == 1) begin
case(VAR32)
0: begin
VAR8[VAR15][31:0] <= VAR36;
VAR32 <= 1;
end
1: begin
VAR8[VAR15][63:32] <= VAR36;
VAR32 <= 2;
end
2: begin
VAR8[VAR15][95:64] <= VAR36;
VAR32 <= 3;
end
3: begin
VAR8[VAR15][127:96] <= VAR36;
VAR32 <= 0;
VAR15 <= VAR15 + 1;
end
default: begin
VAR8[VAR15] <= VAR8[VAR15];
end
endcase
end
else
VAR8[VAR15] <= VAR8[VAR15];
assign VAR16 = (VAR25 == 1'b1)?VAR34:32'VAR38;
always@(posedge clk or negedge rst)
if(!rst)
VAR23 <= VAR4;
else
VAR23 <= VAR11;
always@*
case(VAR23)
VAR4: begin
if(VAR30 == 1'b1) VAR11 = VAR29;
end
else VAR11 = VAR4;
end
VAR29: begin
VAR11 = VAR17;
end
VAR17: begin
if(VAR7 == 3) VAR11 = VAR5;
end
else VAR11 = VAR17;
end
VAR5: begin
if( VAR14==VAR27 && VAR27!=0 ) VAR11 = VAR35;
end
else VAR11 = VAR5;
end
VAR35: begin
end
default: begin
VAR11 = VAR4;
end
endcase
always@(posedge clk)
case(VAR23)
VAR4: begin
VAR7 <= 0;
VAR25 <= 0;
VAR13 <= 0;
VAR27 <= 0;
VAR14 <= 0;
VAR24 <= 0;
end
VAR29: begin
end
VAR17: begin
VAR7 <= VAR7 + 1'd1;
VAR25 <= 1;
VAR34 <= VAR3[31:0];
end
VAR5: begin
VAR25 <= 0;
VAR13 <= 1;
if(VAR30 == 1)
VAR9[VAR27] <= VAR3;
end
else begin
end
if(VAR30==1 && VAR27 < 1024) begin
VAR27 <= VAR27 + 1;
end
else if(VAR27 < 1024) begin
VAR27 <= VAR27;
end
else begin
VAR27 <= 0;
end
if(VAR24 == 6) begin
VAR24 <=0;
end
else if(VAR24 == 1) begin
VAR33 <= 1'b1;
VAR24 <= VAR24 + 1;
VAR19 <= VAR9[VAR14];
VAR14 <= VAR14 + 1;
end
else if(VAR24 == 2) begin
VAR33 <= 1'b0;
VAR24 <= VAR24 + 1;
end
else
VAR24 <= VAR24 + 1;
end
default: begin
end
endcase
VAR10 VAR28(
.clk(clk),
.rst(rst),
.VAR1(VAR19),
.VAR26(VAR16),
.VAR25(VAR25),
.VAR33(VAR33));
endmodule
|
mit
|
ShepardSiegel/ocpi
|
coregen/pcie_4243_axi_k7_x4_125/source/pcie_7x_v1_3_fast_cfg_init_cntr.v
| 3,132 |
module MODULE1 #(
parameter VAR4 = 8,
parameter VAR3 = 8'hA5,
parameter VAR1 = 1
) (
input clk,
input rst,
output reg [VAR4-1:0] VAR2
);
always @(posedge clk) begin
if(rst) begin
end else begin
if(VAR2 != VAR3) begin
end
end
end
endmodule
|
lgpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/a21oi/sky130_fd_sc_hs__a21oi.pp.blackbox.v
| 1,306 |
module MODULE1 (
VAR1 ,
VAR2 ,
VAR5 ,
VAR3 ,
VAR4,
VAR6
);
output VAR1 ;
input VAR2 ;
input VAR5 ;
input VAR3 ;
input VAR4;
input VAR6;
endmodule
|
apache-2.0
|
carstenbru/fpga-log
|
spartanmc/hardware/pwm/src/spmc_pwm.v
| 4,872 |
module MODULE1 #(
parameter VAR14 = 2, parameter VAR15 = 10'h0) (
input wire VAR35, input wire [17:0] VAR26, output wire [17:0] VAR4, input wire [9:0] VAR33, input wire VAR1, input wire VAR13,
input wire reset,
output wire [VAR14-1:0] VAR38
);
parameter VAR34 = 32;
parameter VAR39 = 2'b00;
parameter VAR12 = 2'b01;
parameter VAR32 = 2'b10;
parameter VAR21 = 2'b11;
parameter VAR31 = 2'b00;
parameter VAR25 = 2'b10;
parameter VAR9 = ((VAR14-1) / 18) + 1;
parameter VAR6 = (VAR14 < 18) ? VAR14 : 18;
parameter VAR40 = VAR9 < 2 ? 1:
VAR9 < 4 ? 2:
VAR9 < 8 ? 3:
VAR9 < 16 ? 4:
VAR9 < 32 ? 5:
VAR9 < 64 ? 6:
VAR9 < 128 ? 7:
VAR9 < 256 ? 8:
VAR9 < 512 ? 9:
VAR9 < 1024 ? 10:
VAR9 < 2048 ? 11:
VAR9 < 4096 ? 12:
VAR9 < 8192 ? 13:
VAR9 < 16384 ? 14:
VAR9 < 32768 ? 15:
16;
wire select;
VAR28 VAR22 (
.addr ( VAR33[9:2] ),
.VAR11 ( VAR1 ),
.select ( select )
);
reg [VAR34:0] VAR36;
reg [VAR40-1:0] VAR7;
reg [1:0] VAR27;
reg [VAR34:0] VAR19;
reg [VAR6-1:0] VAR24;
reg [VAR34-1:0] VAR5;
reg [VAR34-1:0] VAR29;
reg [VAR34:0] VAR2;
assign VAR4 = 18'd0;
genvar VAR16;
generate for (VAR16 = 0; VAR16 < VAR14; VAR16 = VAR16 + 1) begin : VAR30
VAR37 #(.VAR10(VAR34))
VAR38(.clk(VAR35),
.reset(reset),
.sel(VAR24[VAR16 % 18] && (VAR7 == VAR16/18)),
.VAR18(VAR27),
.VAR17(VAR19),
.VAR20(VAR38[VAR16]));
end
endgenerate
always @(posedge VAR35) begin
if (reset) begin
VAR27 <= 2'b00;
VAR36 <= {(VAR34){1'b0}};
VAR24 <= {(VAR6){1'b0}};
end else begin
if (select & VAR13) begin
case (VAR33[1:0])
VAR39: begin
VAR27 <= VAR26[1:0];
VAR7[VAR40-1:0] <= VAR26[VAR40+1:2];
end
VAR12: VAR36[17:0] <= VAR26[17:0];
VAR32: VAR36[VAR34-1:18] <= VAR26[VAR34-19:0];
VAR21: begin
VAR24[VAR6-1:0] <= VAR26[VAR6-1:0];
if (VAR27 == VAR31)
VAR29 <= VAR36;
end
endcase
end else begin
VAR24 <= {(VAR6){1'b0}}; end
end
end
always @(posedge VAR35) begin
if (reset) begin
VAR5 <= {(VAR34){1'b0}}; end else begin
if (VAR5 >= VAR29)
end
VAR5 <= {(VAR34){1'b0}}; else
VAR5 <= VAR5 + 1; end
end
always @(*) begin
if (VAR27 == VAR25) begin VAR2 = VAR36 + VAR5; if (VAR2 > VAR29) VAR19 = VAR2 - VAR29;
end
else
VAR19 = VAR2;
end else VAR19 = VAR36;
end
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/a31o/sky130_fd_sc_hdll__a31o.pp.blackbox.v
| 1,391 |
module MODULE1 (
VAR1 ,
VAR3 ,
VAR5 ,
VAR6 ,
VAR9 ,
VAR2,
VAR4,
VAR8 ,
VAR7
);
output VAR1 ;
input VAR3 ;
input VAR5 ;
input VAR6 ;
input VAR9 ;
input VAR2;
input VAR4;
input VAR8 ;
input VAR7 ;
endmodule
|
apache-2.0
|
m-labs/milkymist
|
cores/softusb/rtl/softusb_timer.v
| 1,265 |
module MODULE1(
input VAR3,
input VAR5,
input VAR4,
input [5:0] VAR1,
output reg [7:0] VAR2
);
reg [31:0] counter;
always @(posedge VAR3) begin
if(VAR5) begin
counter <= 32'd0;
VAR2 <= 8'd0;
end else begin
VAR2 <= 8'd0;
case(VAR1)
6'h20: VAR2 <= counter[7:0];
6'h21: VAR2 <= counter[15:8];
6'h22: VAR2 <= counter[23:16];
6'h23: VAR2 <= counter[31:24];
endcase
if(VAR4 & ((VAR1 == 6'h20)|(VAR1 == 6'h21)|(VAR1 == 6'h22)|(VAR1 == 6'h23)))
counter <= 32'd0;
end
else
counter <= counter + 32'd1;
end
end
endmodule
|
lgpl-3.0
|
twlostow/dsi-shield
|
hdl/rtl/hpdmc/spartan6/hpdmc_iodelay2.v
| 1,710 |
module MODULE1 #(
parameter VAR23 = 30
) (
input [1:0] VAR10,
output [1:0] VAR12,
input [1:0] VAR13,
output [1:0] VAR14,
input [1:0] VAR17,
output [1:0] VAR18,
input VAR3,
input VAR7,
input VAR4,
input VAR6,
input VAR9,
input VAR2,
input VAR16
);
VAR11 #(
.VAR22("VAR5"),
.VAR15("VAR20"),
.VAR8("VAR19"),
.VAR23(VAR23)
) VAR1 (
.VAR10(VAR10[0]),
.VAR12(VAR12[0]),
.VAR13(VAR13[0]),
.VAR14(VAR14[0]),
.VAR17(VAR17[0]),
.VAR18(VAR18[0]),
.VAR3(VAR3),
.VAR7(VAR7),
.VAR4(VAR4),
.VAR9(VAR9),
.VAR2(VAR2),
.VAR16(VAR16),
.VAR6(VAR6)
);
VAR11 #(
.VAR22("VAR5"),
.VAR15("VAR20"),
.VAR8("VAR19"),
.VAR23(VAR23)
) VAR21 (
.VAR10(VAR10[1]),
.VAR12(VAR12[1]),
.VAR13(VAR13[1]),
.VAR14(VAR14[1]),
.VAR17(VAR17[1]),
.VAR18(VAR18[1]),
.VAR3(VAR3),
.VAR7(VAR7),
.VAR4(VAR4),
.VAR9(VAR9),
.VAR2(VAR2),
.VAR16(VAR16),
.VAR6(VAR6)
);
endmodule
|
lgpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/dlxbn/sky130_fd_sc_ms__dlxbn.blackbox.v
| 1,339 |
module MODULE1 (
VAR7 ,
VAR4 ,
VAR1 ,
VAR2
);
output VAR7 ;
output VAR4 ;
input VAR1 ;
input VAR2;
supply1 VAR8;
supply0 VAR6;
supply1 VAR3 ;
supply0 VAR5 ;
endmodule
|
apache-2.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0
|
cells/aoi22/gf180mcu_fd_sc_mcu7t5v0__aoi22_1.functional.v
| 1,778 |
module MODULE1( VAR13, VAR16, VAR4, VAR18, VAR22 );
input VAR18, VAR22, VAR16, VAR13;
output VAR4;
wire VAR15;
not VAR11( VAR15, VAR18 );
wire VAR14;
not VAR6( VAR14, VAR16 );
wire VAR21;
and VAR19( VAR21, VAR15, VAR14 );
wire VAR5;
not VAR10( VAR5, VAR13 );
wire VAR8;
and VAR7( VAR8, VAR15, VAR5 );
wire VAR3;
not VAR17( VAR3, VAR22 );
wire VAR1;
and VAR2( VAR1, VAR3, VAR14 );
wire VAR20;
and VAR12( VAR20, VAR3, VAR5 );
or VAR9( VAR4, VAR21, VAR8, VAR1, VAR20 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/ha/sky130_fd_sc_hd__ha.functional.pp.v
| 2,194 |
module MODULE1 (
VAR18,
VAR7 ,
VAR2 ,
VAR14 ,
VAR19,
VAR5,
VAR3 ,
VAR1
);
output VAR18;
output VAR7 ;
input VAR2 ;
input VAR14 ;
input VAR19;
input VAR5;
input VAR3 ;
input VAR1 ;
wire VAR4 ;
wire VAR16;
wire VAR11 ;
wire VAR17 ;
and VAR13 (VAR4 , VAR2, VAR14 );
VAR10 VAR6 (VAR16, VAR4, VAR19, VAR5);
buf VAR12 (VAR18 , VAR16 );
xor VAR15 (VAR11 , VAR14, VAR2 );
VAR10 VAR8 (VAR17 , VAR11, VAR19, VAR5 );
buf VAR9 (VAR7 , VAR17 );
endmodule
|
apache-2.0
|
vipinkmenon/fpgadriver
|
src/hw/fpga/ipcore_dir/rx_fifo_blank.v
| 2,960 |
module MODULE1(
rst,
VAR7,
VAR5,
din,
VAR6,
VAR1,
dout,
VAR2,
VAR4,
VAR3
);
input rst;
input VAR7;
input VAR5;
input [7 : 0] din;
input VAR6;
input VAR1;
output [63 : 0] dout;
output VAR2;
output VAR4;
output [7 : 0] VAR3;
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/dfbbn/sky130_fd_sc_hs__dfbbn.symbol.v
| 1,449 |
module MODULE1 (
input VAR8 ,
output VAR1 ,
output VAR6 ,
input VAR7,
input VAR4 ,
input VAR3
);
supply1 VAR2;
supply0 VAR5;
endmodule
|
apache-2.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0
|
cells/xor3/gf180mcu_fd_sc_mcu7t5v0__xor3_4.functional.pp.v
| 1,583 |
module MODULE1( VAR3, VAR16, VAR9, VAR1, VAR5, VAR2 );
input VAR16, VAR3, VAR9;
inout VAR5, VAR2;
output VAR1;
wire VAR15;
and VAR12( VAR15, VAR16, VAR3, VAR9 );
wire VAR4;
not VAR21( VAR4, VAR3 );
wire VAR7;
not VAR6( VAR7, VAR9 );
wire VAR19;
and VAR13( VAR19, VAR4, VAR7, VAR16 );
wire VAR17;
not VAR10( VAR17, VAR16 );
wire VAR11;
and VAR20( VAR11, VAR17, VAR7, VAR3 );
wire VAR18;
and VAR8( VAR18, VAR17, VAR4, VAR9 );
or VAR14( VAR1, VAR15, VAR19, VAR11, VAR18 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/mux2i/sky130_fd_sc_lp__mux2i_1.v
| 2,214 |
module MODULE1 (
VAR8 ,
VAR2 ,
VAR1 ,
VAR10 ,
VAR4,
VAR3,
VAR7 ,
VAR9
);
output VAR8 ;
input VAR2 ;
input VAR1 ;
input VAR10 ;
input VAR4;
input VAR3;
input VAR7 ;
input VAR9 ;
VAR6 VAR5 (
.VAR8(VAR8),
.VAR2(VAR2),
.VAR1(VAR1),
.VAR10(VAR10),
.VAR4(VAR4),
.VAR3(VAR3),
.VAR7(VAR7),
.VAR9(VAR9)
);
endmodule
module MODULE1 (
VAR8 ,
VAR2,
VAR1,
VAR10
);
output VAR8 ;
input VAR2;
input VAR1;
input VAR10 ;
supply1 VAR4;
supply0 VAR3;
supply1 VAR7 ;
supply0 VAR9 ;
VAR6 VAR5 (
.VAR8(VAR8),
.VAR2(VAR2),
.VAR1(VAR1),
.VAR10(VAR10)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/and4bb/sky130_fd_sc_ls__and4bb_4.v
| 2,323 |
module MODULE2 (
VAR3 ,
VAR5 ,
VAR4 ,
VAR11 ,
VAR10 ,
VAR2,
VAR7,
VAR6 ,
VAR9
);
output VAR3 ;
input VAR5 ;
input VAR4 ;
input VAR11 ;
input VAR10 ;
input VAR2;
input VAR7;
input VAR6 ;
input VAR9 ;
VAR1 VAR8 (
.VAR3(VAR3),
.VAR5(VAR5),
.VAR4(VAR4),
.VAR11(VAR11),
.VAR10(VAR10),
.VAR2(VAR2),
.VAR7(VAR7),
.VAR6(VAR6),
.VAR9(VAR9)
);
endmodule
module MODULE2 (
VAR3 ,
VAR5,
VAR4,
VAR11 ,
VAR10
);
output VAR3 ;
input VAR5;
input VAR4;
input VAR11 ;
input VAR10 ;
supply1 VAR2;
supply0 VAR7;
supply1 VAR6 ;
supply0 VAR9 ;
VAR1 VAR8 (
.VAR3(VAR3),
.VAR5(VAR5),
.VAR4(VAR4),
.VAR11(VAR11),
.VAR10(VAR10)
);
endmodule
|
apache-2.0
|
SymbiFlow/prjxray
|
experiments/clbpips/top.v
| 1,863 |
module MODULE2(input clk, VAR22, VAR27, output do);
localparam integer VAR13 = 10;
localparam integer VAR29 = 10;
reg [VAR13-1:0] din;
wire [VAR29-1:0] dout;
reg [VAR13-1:0] VAR12;
reg [VAR29-1:0] VAR17;
always @(posedge clk) begin
VAR12 <= {VAR12, VAR27};
VAR17 <= {VAR17, VAR12[VAR13-1]};
if (VAR22) begin
din <= VAR12;
VAR17 <= dout;
end
end
assign do = VAR17[VAR29-1];
MODULE1 MODULE1 (
.clk(clk),
.din(din),
.dout(dout)
);
endmodule
module MODULE1(input clk, input [9:0] din, output [9:0] dout);
localparam integer VAR18 = 200;
function [31:0] VAR28(input [31:0] VAR19);
begin
VAR28 = VAR19;
VAR28 = VAR28 ^ (VAR28 << 13);
VAR28 = VAR28 ^ (VAR28 >> 17);
VAR28 = VAR28 ^ (VAR28 << 5);
end
endfunction
function [31:0] VAR24(input [31:0] VAR19);
begin
VAR24 = VAR19 ^ VAR5;
VAR24 = VAR28(VAR24);
VAR24 = VAR28(VAR24);
VAR24 = VAR28(VAR24);
VAR24 = VAR28(VAR24);
end
endfunction
function [63:0] VAR14(input [31:0] VAR19);
begin
VAR14[63:32] = VAR24(VAR19);
VAR14[31: 0] = VAR24(~VAR19);
end
endfunction
wire [VAR18*10+9:0] VAR20;
assign VAR20[9:0] = din;
assign dout = VAR20[VAR18*10+9:VAR18*10];
genvar VAR15, VAR11;
generate
for (VAR15 = 0; VAR15 < VAR18; VAR15 = VAR15+1) begin:VAR6
for (VAR11 = 0; VAR11 < 10; VAR11 = VAR11+1) begin:VAR3
localparam integer VAR23 = VAR15*10 + VAR11 + 10;
wire VAR7;
VAR25 #(
.VAR9(VAR14({VAR15, VAR11, 8'hff}))
) lut (
.VAR21(VAR20[VAR24({VAR15, VAR11, 8'h00}) % VAR23]),
.VAR1(VAR20[VAR24({VAR15, VAR11, 8'h01}) % VAR23]),
.VAR2(VAR20[VAR23-10]),
.VAR26(VAR20[VAR23-9]),
.VAR10(VAR20[VAR23-8]),
.VAR4(VAR20[VAR23-7]),
.VAR16(VAR7)
);
reg VAR8;
always @(posedge clk)
VAR8 <= VAR7;
assign VAR20[VAR23] = ((VAR15+VAR11) % 17) < 10 ? VAR8 : VAR7;
end
end
endgenerate
endmodule
|
isc
|
ShirmanXia/EE469SPRING16
|
lab3/nios_system/synthesis/submodules/nios_system_charSent.v
| 2,273 |
module MODULE1 (
address,
VAR3,
clk,
VAR7,
VAR2,
VAR8,
VAR5,
VAR4
)
;
output VAR5;
output [ 31: 0] VAR4;
input [ 1: 0] address;
input VAR3;
input clk;
input VAR7;
input VAR2;
input [ 31: 0] VAR8;
wire VAR1;
reg VAR9;
wire VAR5;
wire VAR6;
wire [ 31: 0] VAR4;
assign VAR1 = 1;
assign VAR6 = {1 {(address == 0)}} & VAR9;
always @(posedge clk or negedge VAR7)
begin
if (VAR7 == 0)
VAR9 <= 0;
end
else if (VAR3 && ~VAR2 && (address == 0))
VAR9 <= VAR8;
end
assign VAR4 = {32'b0 | VAR6};
assign VAR5 = VAR9;
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/xor3/sky130_fd_sc_ls__xor3.pp.blackbox.v
| 1,322 |
module MODULE1 (
VAR2 ,
VAR5 ,
VAR1 ,
VAR8 ,
VAR4,
VAR6,
VAR7 ,
VAR3
);
output VAR2 ;
input VAR5 ;
input VAR1 ;
input VAR8 ;
input VAR4;
input VAR6;
input VAR7 ;
input VAR3 ;
endmodule
|
apache-2.0
|
bigeagle/riffa
|
fpga/riffa_hdl/tx_data_fifo.v
| 10,755 |
module MODULE1(
parameter VAR1 = 128,
parameter VAR40 = 1,
parameter VAR11 = 1,
parameter VAR16 = 256 )
(
input VAR41,
input VAR32,
input [VAR1-1:0] VAR60,
input VAR35,
input VAR66,
input [(VAR1/32)-1:0] VAR7,
input [(VAR1/32)-1:0] VAR55,
output VAR18,
input [(VAR1/32)-1:0] VAR30,
output [VAR1-1:0] VAR24,
output VAR51,
output [(VAR1/32)-1:0] VAR29,
output [(VAR1/32)-1:0] VAR45,
output VAR14
);
localparam VAR27 = 1;
localparam VAR12 = VAR40 != 0 ? 1 : 0;
localparam VAR52 = VAR11 != 0 ? 1 : 0;
localparam VAR20 = (VAR16*8)/VAR1;
localparam VAR63 = VAR20*VAR64;
localparam VAR54 = 32;
localparam VAR59 = VAR54 + 2;
localparam VAR56 = VAR54 + 2; localparam VAR65 = (VAR1/32);
genvar VAR15;
wire VAR67;
wire [VAR54-1:0] VAR57[VAR65-1:0];
wire [VAR65-1:0] VAR9;
wire [VAR65-1:0] VAR8;
wire [VAR65-1:0] VAR61;
wire [VAR65-1:0] VAR69;
wire [VAR65-1:0] VAR46;
wire [VAR54-1:0] VAR38[VAR65-1:0];
wire [VAR65-1:0] VAR5;
wire [VAR65-1:0] VAR44;
wire [VAR65-1:0] VAR46;
wire [VAR65-1:0] VAR62;
wire VAR42;
wire VAR39;
wire VAR3;
wire VAR34;
wire VAR50;
wire VAR37;
wire VAR31;
reg [VAR68(VAR64+1)-1:0] VAR53,VAR53;
assign VAR67 = VAR32;
assign VAR39 = (VAR69 & VAR9) != {VAR65{1'b0}};
assign VAR3 = VAR53 != VAR64; assign VAR31 = VAR39 & VAR3;
assign VAR37 = VAR34 & VAR50;
assign VAR18 = VAR3;
assign VAR34 = VAR53 != 0;
assign VAR50 = (VAR44 & VAR62 & VAR5) != {VAR65{1'b0}};
assign VAR42 = VAR53 != 0;
assign VAR51 = VAR46[0];
always @(*) begin
VAR53 = VAR53;
if(VAR31 & VAR37) begin
VAR53 = VAR53 + 0;
end else if(VAR31) begin
VAR53 = VAR53 + 1;
end else if(VAR37) begin
VAR53 = VAR53 - 1;
end
end
always @(posedge VAR41) begin
if(VAR32) begin
VAR53 <= 0;
end else begin
VAR53 <= VAR53;
end
end
generate
for( VAR15 = 0 ; VAR15 < VAR65 ; VAR15 = VAR15 + 1 ) begin : VAR19
VAR6
.VAR23 (VAR12),
.VAR4 (0),
.VAR33 (VAR59)
)
VAR48
(
.VAR26 (),
.VAR28 ({VAR57[VAR15], VAR69[VAR15],VAR61[VAR15]}),
.VAR36 (VAR9[VAR15]),
.VAR41 (VAR41),
.VAR32 (VAR32),
.VAR2 ({VAR60[VAR54*VAR15 +: VAR54],
VAR55[VAR15], (VAR15 == 0) ? VAR66: 1'b0}),
.VAR43 (VAR35 & VAR7[VAR15]),
.VAR49 (VAR8[VAR15]));
VAR10
.VAR33 (VAR56),
.VAR23 (VAR63),
.VAR47 (0)
)
VAR22
(
.VAR28 ({VAR38[VAR15], VAR46[VAR15], VAR62[VAR15]}),
.VAR25 (VAR8[VAR15]),
.VAR21 (VAR5[VAR15]),
.VAR2 ({VAR57[VAR15], VAR61[VAR15], VAR69[VAR15]}),
.VAR13 (VAR9[VAR15]),
.VAR58 (VAR44[VAR15]),
.VAR41 (VAR41),
.VAR67 (VAR67));
VAR6
.VAR23 (VAR27),
.VAR4 (0),
.VAR33 (VAR56)
)
VAR17
(
.VAR26 (VAR44[VAR15]),
.VAR28 ({VAR24[VAR15*32 +: 32],
VAR46[VAR15],
VAR29[VAR15]}),
.VAR36 (VAR45[VAR15]),
.VAR2 ({VAR38[VAR15],
VAR46[VAR15],
VAR62[VAR15]}),
.VAR43 (VAR5[VAR15]),
.VAR49 (VAR30[VAR15]),
.VAR41 (VAR41),
.VAR32 (VAR32));
end endgenerate
endmodule
|
bsd-3-clause
|
marshmellow42/proxmark3
|
fpga/hi_iso14443a.v
| 19,749 |
module MODULE1(
VAR37,
VAR44, VAR31, VAR23, VAR55, VAR5, VAR38,
VAR59, VAR53,
VAR11, VAR46, VAR14, VAR4,
VAR18,
VAR54
);
input VAR37;
output VAR44, VAR31, VAR23, VAR55, VAR5, VAR38;
input [7:0] VAR59;
output VAR53;
input VAR14;
output VAR11, VAR46, VAR4;
output VAR18;
input [2:0] VAR54;
wire VAR53 = VAR37;
reg VAR50;
reg [11:0] VAR52;
always @(negedge VAR53)
begin
end
if(VAR59 >= 16) VAR50 <= 1'b1; else if(VAR59 < 8) VAR50 <= 1'b0;
if(VAR59 >= 192)
begin
VAR52 <= 12'd0;
end
else
begin
if(VAR52 == 12'd4095)
begin
VAR52 <= 12'd0;
VAR50 <= 1'b1;
end
else
begin
VAR52 <= VAR52 + 1;
end
end
end
reg VAR24;
reg [2:0] VAR40;
reg [8:0] VAR57;
always @(negedge VAR53)
begin
if(~(| VAR59[7:0])) begin
if(VAR40 == 3'd7) begin
VAR24 <= 1'b1;
VAR57 <= 8'd0;
end
else
VAR40 <= VAR40 + 1;
end
else
begin
VAR40 <= 3'd0;
if(VAR57 == 8'd255) VAR24 <= 1'b0;
end
else
VAR57 <= VAR57 + 1;
end
end
reg [7:0] VAR45, VAR20, VAR15, VAR7;
always @(negedge VAR53)
begin
VAR45 <= VAR20;
VAR20 <= VAR15;
VAR15 <= VAR7;
VAR7 <= VAR59;
end
wire [8:0] VAR6 = VAR45 << 1;
wire [8:0] VAR29 = VAR59 << 1;
wire [9:0] VAR43 = VAR6 + VAR20;
wire [9:0] VAR56 = VAR29 + VAR7;
wire signed [10:0] VAR60 = {1'b0, VAR43} - {1'b0, VAR56};
reg VAR26;
reg [3:0] VAR19;
reg [6:0] VAR28;
always @(negedge VAR53)
begin
VAR26 <= VAR50;
if (VAR26 && ~VAR50)
begin
VAR19[3:0] <= VAR28[3:0];
end
if (VAR28[3:0] == 4'd13 && (VAR54 == VAR32 || VAR54 == VAR48) && VAR24)
begin
if (VAR19 == 4'd1) begin
VAR28 <= VAR28 + 2; end
else if (VAR19 == 4'd0) begin
VAR28 <= VAR28; end
else
begin
VAR28 <= VAR28 + 1; end
VAR19[3:0] <= 4'd8; end
else if (VAR28 == 7'd127) begin
VAR28 <= 0;
end
else
begin
VAR28 <= VAR28 + 1;
end
end
reg [3:0] VAR22;
always @(negedge VAR53)
begin
if (VAR54 == VAR12)
begin
VAR22 <= 4'd4;
end
else
if (VAR54 == VAR32)
begin
if (~VAR26 && VAR50 && VAR24)
begin
VAR22 <= VAR28[3:0] - 4'd3;
end
end
end
reg signed [10:0] VAR27;
reg signed [10:0] VAR16;
reg VAR33;
always @(negedge VAR53)
begin
if(VAR28[3:0] == VAR22)
begin
if ((VAR27 > VAR17) && (VAR16 < -VAR17))
end
VAR33 <= 1'b1; else
VAR33 <= 1'b0; VAR16 <= 0;
VAR27 <= 0;
end
else begin
if (VAR60 > 0)
begin
if (VAR60 > VAR27)
VAR27 <= VAR60;
end
else
begin
if (VAR60 < VAR16)
VAR16 <= VAR60;
end
end
end
reg [3:0] VAR36;
reg [3:0] VAR39;
always @(negedge VAR53)
begin
if(VAR28[3:0] == 4'd0)
begin
VAR36[3:0] <= {VAR36[2:0], VAR50};
VAR39[3:0] <= {VAR39[2:0], VAR33};
end
end
reg [31:0] VAR25;
reg [4:0] VAR47;
reg VAR51;
always @(negedge VAR53)
begin
if(VAR28[3:0] == 4'd0) begin
VAR25[31:2] <= VAR25[30:1]; if (~VAR14 && ~VAR25[1])
end
VAR25[1] <= 1'b0; else
VAR25[1] <= VAR25[0];
VAR25[0] <= VAR14;
VAR51 = VAR25[VAR47]; end
end
reg [10:0] VAR61;
reg VAR1, VAR35;
reg [3:0] VAR34;
reg [3:0] VAR49;
assign VAR41 = ~VAR50 && VAR54 == VAR48;
always @(negedge VAR53)
begin
if (VAR41)
begin
VAR61 <= 11'd0;
VAR35 <= 1'b0;
VAR1 <= 1'b0;
end
else
begin
if(VAR61 == VAR9)
begin
if(~VAR35) begin
VAR34 <= VAR28[3:0]; VAR49 <= 4'd0; VAR35 <= 1'b1;
end
else
begin
VAR49 <= VAR49 + 1;
end
end
else
begin
VAR61 <= VAR61 + 1;
end
end
if(VAR61 == VAR21) VAR1 <= 1'b1;
end
reg VAR10;
always @(negedge VAR53)
begin
if (VAR54 == VAR42) begin
if(VAR61 == VAR9)
begin
if(VAR35)
begin
if(VAR28[3:0] == VAR34) VAR10 <= VAR51;
end
else
begin
VAR10 <= VAR51; end
end
end
else begin
VAR10 <= VAR14;
end
end
reg VAR2;
always @(negedge VAR53)
begin
if(VAR41)
begin
VAR47 <= 5'd0;
VAR2 = 1'b0;
end
else
begin
if(VAR61 == VAR9 && ~VAR35) if(~(| VAR47[4:0]))
end
VAR47 <= 5'd8; else
VAR2 = 1'b1;
if(VAR28[3:0] == 4'd0) begin
if((VAR14 || (| VAR47[4:0])) && ~VAR35) if (VAR47 == 5'd31)
end
VAR47 <= 5'd0; else
end
VAR47 <= VAR47 + 1; else if(VAR35 && ~VAR2)
begin
if(VAR14)
VAR2 = 1'b1;
if(VAR47 == 5'd1)
end
VAR47 <= 5'd8; else
VAR47 <= VAR47 - 1; end
end
end
end
reg [7:0] VAR8;
always @(negedge VAR53)
begin
if (VAR28[5:0] == 6'd63) begin
if (VAR54 == VAR32)
begin
if(VAR24) begin
VAR8 <= {VAR36[3:0], 4'b0000}; end
else
begin
VAR8 <= {VAR36[3:0], VAR39[3:0]};
end
end
else
begin
VAR8[7:0] <= {VAR47[4:0], VAR34[3:1]}; end
end
if(VAR28[2:0] == 3'b000 && VAR54 == VAR32) begin
if(VAR28[5:0] != 6'd0)
begin
VAR8[7:1] <= VAR8[6:0];
end
end
if(VAR28[3:0] == 4'b0000 && VAR54 != VAR32)
begin
if(VAR28[6:0] != 7'd0)
begin
VAR8[7:1] <= VAR8[6:0];
end
end
end
reg VAR4;
reg VAR11;
always @(negedge VAR53)
begin
if(VAR54 == VAR32)
begin
if(VAR28[2:0] == 3'd0)
VAR4 <= 1'b1;
if(VAR28[2:0] == 3'd4)
VAR4 <= 1'b0;
if(VAR28[5:0] == 6'd0) VAR11 <= 1'b1;
if(VAR28[5:0] == 6'd8)
VAR11 <= 1'b0;
end
else
begin
if(VAR28[3:0] == 4'd0)
VAR4 <= 1'b1;
if(VAR28[3:0] == 4'd8)
VAR4 <= 1'b0;
if(VAR28[6:0] == 7'd7) VAR11 <= 1'b1;
if(VAR28[6:0] == 7'd23)
VAR11 <= 1'b0;
end
end
reg VAR13;
reg VAR3;
always @(negedge VAR53)
begin
if(VAR28[3:0] == 4'd0)
begin
if(VAR54 == VAR48)
VAR3 = VAR50;
end
else if(VAR54 == VAR42)
VAR3 = VAR1;
end
else if (VAR54 == VAR12)
VAR3 = VAR33;
else
VAR3 = 1'b0;
end
if(VAR54 == VAR32)
VAR13 = VAR8[7];
else if (VAR54 == VAR42 && VAR35 && VAR2)
VAR13 = VAR8[7];
else
VAR13 = VAR3;
end
assign VAR46 = VAR13;
wire VAR30;
assign VAR30 = ~VAR49[3];
assign VAR31 = (VAR37 & (((VAR54 == VAR58) & ~VAR10) || (VAR54 == VAR12)));
assign VAR23 = 1'b0;
assign VAR5 = 1'b0;
assign VAR38 = VAR10 & VAR30 & (VAR54 == VAR42);
assign VAR55 = 1'b0;
assign VAR44 = 1'b0;
assign VAR18 = VAR28[3];
endmodule
|
gpl-2.0
|
yunqu/PYNQ
|
boards/ip/gclk_generator_1.0/hdl/gclk_generator_v1_0_S_AXI.v
| 14,937 |
module MODULE1 #
(
parameter integer VAR15 = 16,
parameter integer VAR14 = 32,
parameter integer VAR10 = 4
)
(
input wire VAR26,
output wire [2:0] VAR55,
input wire VAR4,
input wire VAR31,
input wire [VAR10-1 : 0] VAR54,
input wire [2 : 0] VAR21,
input wire VAR29,
output wire VAR45,
input wire [VAR14-1 : 0] VAR33,
input wire [(VAR14/8)-1 : 0] VAR49,
input wire VAR30,
output wire VAR22,
output wire [1 : 0] VAR28,
output wire VAR35,
input wire VAR40,
input wire [VAR10-1 : 0] VAR38,
input wire [2 : 0] VAR46,
input wire VAR6,
output wire VAR13,
output wire [VAR14-1 : 0] VAR20,
output wire [1 : 0] VAR41,
output wire VAR48,
input wire VAR16
);
reg [VAR10-1 : 0] VAR51;
reg VAR2;
reg VAR50;
reg [1 : 0] VAR37;
reg VAR17;
reg [VAR10-1 : 0] VAR24;
reg VAR39;
reg [VAR14-1 : 0] VAR34;
reg [1 : 0] VAR11;
reg VAR32;
localparam integer VAR47 = (VAR14/32) + 1;
localparam integer VAR25 = 1;
reg [VAR14-1:0] VAR36;
reg [VAR14-1:0] VAR5;
reg [VAR14-1:0] VAR3;
reg [VAR14-1:0] VAR52;
wire VAR12;
wire VAR1;
reg [VAR14-1:0] VAR23;
integer VAR43;
reg VAR42;
assign VAR45 = VAR2;
assign VAR22 = VAR50;
assign VAR28 = VAR37;
assign VAR35 = VAR17;
assign VAR13 = VAR39;
assign VAR20 = VAR34;
assign VAR41 = VAR11;
assign VAR48 = VAR32;
always @( posedge VAR4 )
begin
if ( VAR31 == 1'b0 )
begin
VAR2 <= 1'b0;
VAR42 <= 1'b1;
end
else
begin
if (~VAR2 && VAR29 && VAR30 && VAR42)
begin
VAR2 <= 1'b1;
VAR42 <= 1'b0;
end
else if (VAR40 && VAR17)
begin
VAR42 <= 1'b1;
VAR2 <= 1'b0;
end
else
begin
VAR2 <= 1'b0;
end
end
end
always @( posedge VAR4 )
begin
if ( VAR31 == 1'b0 )
begin
VAR51 <= 0;
end
else
begin
if (~VAR2 && VAR29 && VAR30 && VAR42)
begin
VAR51 <= VAR54;
end
end
end
always @( posedge VAR4 )
begin
if ( VAR31 == 1'b0 )
begin
VAR50 <= 1'b0;
end
else
begin
if (~VAR50 && VAR30 && VAR29 && VAR42 )
begin
VAR50 <= 1'b1;
end
else
begin
VAR50 <= 1'b0;
end
end
end
assign VAR1 = VAR50 && VAR30 && VAR2 && VAR29;
always @( posedge VAR4 )
begin
if ( VAR31 == 1'b0 )
begin
VAR36 <= 0;
VAR5 <= 0;
VAR3 <= 0;
VAR52 <= 0;
end
else begin
if (VAR1)
begin
case ( VAR51[VAR47+VAR25:VAR47] )
2'h0:
for ( VAR43 = 0; VAR43 <= (VAR14/8)-1; VAR43 = VAR43+1 )
if ( VAR49[VAR43] == 1 ) begin
VAR36[(VAR43*8) +: 8] <= VAR33[(VAR43*8) +: 8];
end
2'h1:
for ( VAR43 = 0; VAR43 <= (VAR14/8)-1; VAR43 = VAR43+1 )
if ( VAR49[VAR43] == 1 ) begin
VAR5[(VAR43*8) +: 8] <= VAR33[(VAR43*8) +: 8];
end
2'h2:
for ( VAR43 = 0; VAR43 <= (VAR14/8)-1; VAR43 = VAR43+1 )
if ( VAR49[VAR43] == 1 ) begin
VAR3[(VAR43*8) +: 8] <= VAR33[(VAR43*8) +: 8];
end
2'h3:
for ( VAR43 = 0; VAR43 <= (VAR14/8)-1; VAR43 = VAR43+1 )
if ( VAR49[VAR43] == 1 ) begin
VAR52[(VAR43*8) +: 8] <= VAR33[(VAR43*8) +: 8];
end
default : begin
VAR36 <= VAR36;
VAR5 <= VAR5;
VAR3 <= VAR3;
VAR52 <= VAR52;
end
endcase
end
end
end
always @( posedge VAR4 )
begin
if ( VAR31 == 1'b0 )
begin
VAR17 <= 0;
VAR37 <= 2'b0;
end
else
begin
if (VAR2 && VAR29 && ~VAR17 && VAR50 && VAR30)
begin
VAR17 <= 1'b1;
VAR37 <= 2'b0; end else
begin
if (VAR40 && VAR17)
begin
VAR17 <= 1'b0;
end
end
end
end
always @( posedge VAR4 )
begin
if ( VAR31 == 1'b0 )
begin
VAR39 <= 1'b0;
VAR24 <= 32'b0;
end
else
begin
if (~VAR39 && VAR6)
begin
VAR39 <= 1'b1;
VAR24 <= VAR38;
end
else
begin
VAR39 <= 1'b0;
end
end
end
always @( posedge VAR4 )
begin
if ( VAR31 == 1'b0 )
begin
VAR32 <= 0;
VAR11 <= 0;
end
else
begin
if (VAR39 && VAR6 && ~VAR32)
begin
VAR32 <= 1'b1;
VAR11 <= 2'b0; end
else if (VAR32 && VAR16)
begin
VAR32 <= 1'b0;
end
end
end
assign VAR12 = VAR39 & VAR6 & ~VAR32;
always @(*)
begin
case ( VAR24[VAR47+VAR25:VAR47] )
2'h0 : VAR23 <= VAR36;
2'h1 : VAR23 <= VAR5;
2'h2 : VAR23 <= VAR3;
2'h3 : VAR23 <= VAR52;
default : VAR23 <= 0;
endcase
end
always @( posedge VAR4 )
begin
if ( VAR31 == 1'b0 )
begin
VAR34 <= 0;
end
else
begin
if (VAR12)
begin
VAR34 <= VAR23; end
end
end
counter # (.VAR44(VAR15))
VAR53 (
.clk(VAR26),
.VAR55(VAR55[0]),
.VAR18(VAR31),
.VAR7(VAR36[0]),
.VAR8(VAR36[1]),
.VAR9(VAR5[VAR15-1:0])
);
counter # (.VAR44(VAR15))
VAR19 (
.clk(VAR26),
.VAR55(VAR55[1]),
.VAR18(VAR31),
.VAR7(VAR36[2]),
.VAR8(VAR36[3]),
.VAR9(VAR3[VAR15-1:0])
);
counter # (.VAR44(VAR15))
VAR27 (
.clk(VAR26),
.VAR55(VAR55[2]),
.VAR18(VAR31),
.VAR7(VAR36[4]),
.VAR8(VAR36[5]),
.VAR9(VAR52[VAR15-1:0])
);
endmodule
|
bsd-3-clause
|
csturton/wirepatch
|
system/hardware/cores/arbiter/arbiter_dbus.v
| 37,253 |
module MODULE1
(
VAR1,
VAR26,
VAR48,
VAR25,
VAR86,
VAR8,
VAR82,
VAR37,
VAR19,
VAR47,
VAR53,
VAR77,
VAR70,
VAR36,
VAR91,
VAR66,
VAR71,
VAR49,
VAR78,
VAR112,
VAR85,
VAR92,
VAR33,
VAR59,
VAR114,
VAR121,
VAR31,
VAR98,
VAR57,
VAR124,
VAR106,
VAR79,
VAR15,
VAR83,
VAR100,
VAR27,
VAR95,
VAR58,
VAR61,
VAR68,
VAR20,
VAR69,
VAR16,
VAR75,
VAR46,
VAR7,
VAR72,
VAR120,
VAR2,
VAR84,
VAR18,
VAR116,
VAR111,
VAR113,
VAR41,
VAR115,
VAR118,
VAR32,
VAR101,
VAR64,
VAR117,
VAR4
);
parameter VAR89 = 32;
parameter VAR22 = 32;
parameter VAR13 = 8;
parameter VAR109 = 2;
parameter VAR51 = 0;
parameter VAR44 = 0;
parameter VAR29 = 0;
parameter VAR123 = 0;
parameter VAR54 = 0;
parameter VAR38 = 0;
parameter VAR34 = 0;
parameter VAR108 = 0;
parameter VAR97 = 0;
parameter VAR14 = 0;
parameter VAR23 = 0;
parameter VAR119 = 0;
parameter VAR42 = 0;
input VAR117;
input VAR4;
input [VAR22-1:0] VAR1;
input [VAR89-1:0] VAR26;
input [3:0] VAR48;
input VAR25;
input VAR86;
input VAR8;
input [2:0] VAR82;
input [1:0] VAR37;
output [VAR89-1:0] VAR19;
output VAR47;
output VAR53;
output VAR77;
input [VAR22-1:0] VAR70;
input [VAR89-1:0] VAR36;
input [3:0] VAR91;
input VAR66;
input VAR71;
input VAR49;
input [2:0] VAR78;
input [1:0] VAR112;
output [VAR89-1:0] VAR85;
output VAR92;
output VAR33;
output VAR59;
output [VAR22-1:0] VAR114;
output [VAR89-1:0] VAR121;
output [3:0] VAR31;
output VAR98;
output VAR57;
output VAR124;
output [2:0] VAR106;
output [1:0] VAR79;
input [VAR89-1:0] VAR15;
input VAR83;
input VAR100;
input VAR27;
output [VAR22-1:0] VAR95;
output [VAR89-1:0] VAR58;
output [3:0] VAR61;
output VAR68;
output VAR20;
output VAR69;
output [2:0] VAR16;
output [1:0] VAR75;
input [VAR89-1:0] VAR46;
input VAR7;
input VAR72;
input VAR120;
output [VAR22-1:0] VAR2;
output [VAR89-1:0] VAR84;
output [3:0] VAR18;
output VAR116;
output VAR111;
output VAR113;
output [2:0] VAR41;
output [1:0] VAR115;
input [VAR89-1:0] VAR118;
input VAR32;
input VAR101;
input VAR64;
reg VAR17;
wire [VAR22-1:0] VAR56;
wire [VAR89-1:0] VAR81;
wire [3:0] VAR63;
wire VAR99;
wire VAR122;
wire VAR3;
wire [2:0] VAR39;
wire [1:0] VAR43;
wire [VAR89-1:0] VAR87;
wire VAR80;
wire VAR88;
wire VAR103;
reg [VAR22-1:0] VAR96;
reg [VAR89-1:0] VAR10;
reg [3:0] VAR35;
reg VAR74;
reg VAR67;
reg VAR76;
reg [2:0] VAR28;
reg [1:0] VAR12;
wire [VAR22-1:0] VAR24;
wire [VAR89-1:0] VAR62;
wire [3:0] VAR104;
wire VAR21;
wire VAR73;
wire VAR93;
wire [2:0] VAR94;
wire [1:0] VAR11;
reg [VAR89-1:0] VAR45;
reg VAR9;
reg VAR55;
reg VAR52;
wire [1:0] VAR102;
assign VAR102[0] = VAR86 & !VAR71;
assign VAR102[1] = VAR71;
assign VAR56 = VAR102[1] ? VAR70 :
VAR1;
assign VAR81 = VAR102[1] ? VAR36 :
VAR26;
assign VAR63 = VAR102[1] ? VAR91 :
VAR48;
assign VAR99 = VAR102[1] ? VAR66 :
VAR25;
assign VAR122 = VAR102[1] ? VAR71 :
VAR86;
assign VAR3 = VAR102[1] ? VAR49 :
VAR8;
assign VAR39 = VAR102[1] ? VAR78 :
VAR82;
assign VAR43 = VAR102[1] ? VAR112 :
VAR37;
always @(posedge VAR117)
begin
VAR96 <= VAR56;
VAR10 <= VAR81;
VAR35 <= VAR63;
VAR74 <= VAR99;
VAR67 <= VAR122;
VAR76 <= VAR3 & !VAR80 & !VAR9;
VAR28 <= VAR39;
VAR12 <= VAR43;
VAR45 <= VAR87;
VAR9 <= VAR80;
VAR55 <= VAR88;
VAR52 <= VAR103;
end
assign VAR24 = VAR96;
assign VAR62 = VAR10;
assign VAR104 = VAR35;
assign VAR21 = VAR74;
assign VAR73 = VAR67;
assign VAR93 = VAR76;
assign VAR94 = VAR28;
assign VAR11 = VAR12;
assign VAR19 = VAR45;
assign VAR47 = VAR9 & VAR102[0];
assign VAR53 = VAR55 & VAR102[0];
assign VAR77 = VAR52 & VAR102[0];
assign VAR85 = VAR45;
assign VAR92 = VAR9 & VAR102[1];
assign VAR33 = VAR55 & VAR102[1];
assign VAR59 = VAR52 & VAR102[1];
wire [VAR22-1:0] VAR24;
wire [VAR89-1:0] VAR62;
wire [3:0] VAR104;
wire VAR21;
wire VAR73;
wire VAR93;
wire [2:0] VAR94;
wire [1:0] VAR11;
wire [1:0] VAR102;
assign VAR102[0] = VAR86 & !VAR71;
assign VAR102[1] = VAR71;
assign VAR24 = VAR102[1] ? VAR70 :
VAR1;
assign VAR62 = VAR102[1] ? VAR36 :
VAR26;
assign VAR104 = VAR102[1] ? VAR91 :
VAR48;
assign VAR21 = VAR102[1] ? VAR66 :
VAR25;
assign VAR73 = VAR102[1] ? VAR71 :
VAR86;
assign VAR93 = VAR102[1] ? VAR49 :
VAR8;
assign VAR94 = VAR102[1] ? VAR78 :
VAR82;
assign VAR11 = VAR102[1] ? VAR112 :
VAR37;
wire [VAR89-1:0] VAR87;
wire VAR80;
wire VAR88;
wire VAR103;
assign VAR19 = VAR87;
assign VAR47 = VAR80 & VAR102[0];
assign VAR53 = VAR88 & VAR102[0];
assign VAR77 = VAR103 & VAR102[0];
assign VAR85 = VAR87;
assign VAR92 = VAR80 & VAR102[1];
assign VAR33 = VAR88 & VAR102[1];
assign VAR59 = VAR103 & VAR102[1];
wire [VAR109-1:0] VAR40;
reg [VAR109-1:0] VAR5;
always @(posedge VAR117)
VAR5 <= VAR40;
wire [VAR89-1:0] VAR107 [0:VAR109-1];
wire VAR65 [0:VAR109-1];
wire VAR60 [0:VAR109-1];
wire VAR110 [0:VAR109-1];
assign VAR40[0] = VAR24[31:28] == VAR51 | VAR24[31:28] == 4'hf; assign VAR40[1] = VAR24[VAR30] == VAR44;
assign VAR40[2] = !(VAR5[0] | VAR5[1]);
reg [VAR90:0] VAR50;
reg VAR6; wire VAR105;
always @(posedge VAR117)
VAR6 <= VAR93;
assign VAR105 = (VAR93 & !VAR6);
always @(posedge VAR117)
if (VAR4) VAR50 <= 0;
else if (VAR80) VAR50 <= 0;
else if (VAR105) VAR50 <= 1;
else if (|VAR50) VAR50 <= VAR50 + 1;
always @(posedge VAR117)
VAR17 <= (&VAR50);
always @(posedge VAR117)
VAR17 <= 0;
assign VAR114 = VAR24;
assign VAR121 = VAR62;
assign VAR31 = VAR104;
assign VAR57 = VAR73 & VAR5[0];
assign VAR124 = VAR93 & VAR5[0];
assign VAR98 = VAR21;
assign VAR106 = VAR94;
assign VAR79 = VAR11;
assign VAR107[0] = VAR15;
assign VAR65[0] = VAR83 & VAR5[0];
assign VAR60[0] = VAR100 & VAR5[0];
assign VAR110[0] = VAR27 & VAR5[0];
assign VAR95 = VAR24;
assign VAR58 = VAR62;
assign VAR61 = VAR104;
assign VAR20 = VAR73 & VAR5[1];
assign VAR69 = VAR93 & VAR5[1];
assign VAR68 = VAR21;
assign VAR16 = VAR94;
assign VAR75 = VAR11;
assign VAR107[1] = VAR46;
assign VAR65[1] = VAR7 & VAR5[1];
assign VAR60[1] = VAR72 & VAR5[1];
assign VAR110[1] = VAR120 & VAR5[1];
assign VAR2 = VAR24;
assign VAR84 = VAR62;
assign VAR18 = VAR104;
assign VAR111 = VAR73 & VAR5[2];
assign VAR113 = VAR93 & VAR5[2];
assign VAR116 = VAR21;
assign VAR41 = VAR94;
assign VAR115 = VAR11;
assign VAR107[2] = VAR118;
assign VAR65[2] = VAR32 & VAR5[2];
assign VAR60[2] = VAR101 & VAR5[2];
assign VAR110[2] = VAR64 & VAR5[2];
assign VAR87 = VAR5[0] ? VAR107[0] :
VAR5[1] ? VAR107[1] :
VAR5[2] ? VAR107[2] :
VAR107[0];
assign VAR80 = VAR65[0] |
VAR65[1] |
VAR65[2]
;
assign VAR88 = VAR60[0] |
VAR60[1] |
VAR60[2] |
VAR17 ;
assign VAR103 = VAR110[0] |
VAR110[1] |
VAR110[2] ;
endmodule
|
mit
|
emeb/iceRadio
|
FPGA/rxadc_2/verilog/src/rxadc_2.v
| 7,507 |
module MODULE1 #(
parameter VAR47 = 10,
VAR23 = 26,
VAR101 = 16
)
(
input VAR71,
input VAR31,
output VAR57,
input VAR96,
input VAR41,
output VAR52,
input VAR90,
input [9:0] VAR39,
output VAR55,
output VAR93,
output VAR46,
output VAR82,
input VAR97,
output VAR11,
output VAR106,
output VAR8,
output wire VAR27,
output wire VAR110,
output wire VAR50
);
parameter VAR18 = 32'h2ADC0003;
wire VAR32;
VAR72 VAR40(
.VAR44(!VAR41),
.VAR38(VAR32)
);
wire clk;
VAR24 #(.VAR15("0b00")) VAR59 (
.VAR69(1'b1),
.VAR108(1'b1),
.VAR107(clk)
) ;
reg [3:0] VAR25 = 4'hf;
reg reset = 1'b1;
always @(posedge clk)
begin
reset <= |VAR25;
VAR25 <= {VAR25[2:0],1'b0};
end
reg [3:0] VAR85 = 4'hf;
reg VAR21 = 1'b1;
always @(posedge VAR32)
begin
VAR21 <= |VAR85;
VAR85 <= {VAR85[2:0],1'b0};
end
wire [31:0] VAR68;
reg [31:0] VAR100;
wire [6:0] addr;
wire VAR60, VAR76, VAR20;
VAR56
VAR81(.clk(clk), .reset(reset),
.VAR61(VAR96), .VAR43(VAR31),
.VAR5(VAR57), .VAR1(VAR71),
.VAR76(VAR76), .VAR60(VAR60), .VAR68(VAR68), .addr(addr), .VAR100(VAR100));
reg [13:0] VAR28;
reg [9:0] VAR84;
reg VAR16;
reg [25:0] VAR26;
reg VAR35;
reg VAR95;
always @(posedge clk)
if(reset)
begin
VAR28 <= 14'd2499; VAR84 <= 10'h000; VAR16 <= 1'b0;
VAR26 <= 26'h0;
VAR35 <= 1'b0;
VAR95 <= 1'b0;
end
else if(VAR76)
case(addr)
7'h01: VAR28 <= VAR68;
7'h02: VAR84 <= VAR68;
7'h03: VAR16 <= VAR68;
7'h10: VAR26 <= VAR68;
7'h11: VAR35 <= VAR68;
7'h12: VAR95 <= VAR68;
endcase
reg VAR22;
reg [10:0] VAR49;
always @(*)
case(addr)
7'h00: VAR100 = VAR18;
7'h01: VAR100 = VAR28;
7'h02: VAR100 = VAR84;
7'h03: VAR100 = {VAR84,VAR49};
7'h04: VAR100 = VAR22;
7'h10: VAR100 = VAR26;
7'h11: VAR100 = VAR35;
7'h12: VAR100 = VAR95;
default: VAR100 = 32'd0;
endcase
reg [9:0] VAR58;
reg [10:0] VAR75;
always @(posedge VAR32)
VAR75 <= {VAR90,VAR39};
reg [10:0] VAR9 [1023:0];
always @(posedge VAR32) begin
if(VAR22)
VAR9[VAR58] <= VAR75;
end
always @(posedge clk) VAR49 <= VAR9[VAR84];
reg [2:0] VAR98;
always @(posedge VAR32)
if(VAR21)
begin
VAR58 <= 10'h000;
VAR98 <= 3'b000;
VAR22 <= 1'b0;
end
else
begin
VAR98 <= {VAR98[1:0],VAR16};
if(~VAR22)
begin
if(VAR98[2])
VAR22 <= 1'b1;
VAR58 <= 10'h000;
end
else
begin
if(VAR58 == 10'h3ff)
VAR22 <= 1'b0;
VAR58 <= VAR58 + 1;
end
end
wire signed [VAR101-1:0] VAR63, VAR30;
wire VAR62;
VAR3 #(
.VAR47(VAR47),
.VAR23(VAR23),
.VAR99(VAR101)
)
VAR17(
.clk(VAR32), .reset(VAR21),
.in(VAR75[VAR47-1:0]),
.VAR103(VAR26),
.VAR12(VAR95),
.valid(VAR62),
.VAR92(VAR63), .VAR105(VAR30)
);
assign VAR52 = 1'b0;
reg signed [VAR101-1:0] VAR77, VAR102;
wire VAR42;
always @(posedge VAR32)
if(VAR21)
begin
VAR77 <= 16'h0000;
VAR102 <= 16'h0000;
end
else
begin
if(VAR42)
begin
VAR77 <= VAR63;
VAR102 <= VAR30;
end
end
wire VAR34;
VAR104
VAR64(.clk(VAR32), .reset(VAR21),
.VAR91(VAR77), .VAR89(VAR102),
.VAR29(VAR55), .VAR34(VAR34), .VAR67(VAR46), .VAR65(VAR82),
.VAR7(VAR42));
assign VAR8 = VAR82;
assign VAR106 = VAR46;
assign VAR93 = (VAR35 == 1'b1) ? VAR97 : VAR34;
assign VAR11 = VAR34;
wire VAR88;
VAR83 VAR53 (
.VAR94(1'b1),
.VAR87(1'b1),
.VAR88(VAR88)
) ;
reg [13:0] VAR10;
reg VAR70;
always @(posedge VAR88)
begin
if(VAR10 == 14'd0)
begin
VAR70 <= 1'b1;
VAR10 <= VAR28;
end
else
begin
VAR70 <= 1'b0;
VAR10 <= VAR10 - 14'd1;
end
end
reg [2:0] state;
always @(posedge VAR88)
begin
if(VAR70)
state <= state + 3'd1;
end
wire VAR48 = state[0];
wire VAR66 = state[1];
wire VAR33 = state[2];
VAR79 VAR45 (
.VAR13 (1'b1), .VAR36 (VAR48), .VAR78 (VAR66), .VAR4 (VAR33), .VAR73 (VAR109), .VAR54 (VAR27),
.VAR6 (VAR110),
.VAR51 (VAR50)
);
VAR19 VAR14 (
.VAR80 (1'b1), .VAR86 (VAR109) );
endmodule
|
mit
|
leviathanch/qtflow
|
tech/osu050/osu05_stdcells.v
| 23,882 |
module MODULE1 (VAR2, VAR1, VAR3);
input VAR2 ;
input VAR1 ;
output VAR3 ;
and (VAR3, VAR2, VAR1);
|
lgpl-3.0
|
peteasa/oh
|
src/elink/hdl/etx_io.v
| 5,859 |
module MODULE1 (
VAR11, VAR8, VAR54, VAR64, VAR69,
VAR25, VAR52, VAR15,
VAR48, VAR10, VAR53, VAR3, VAR59,
VAR44, VAR12, VAR19, VAR27
);
parameter VAR20 = "VAR33";
parameter VAR32 = 104;
parameter VAR50 = 0; input VAR48; input VAR10; input VAR53;
output VAR11, VAR8; output VAR54, VAR64; output [7:0] VAR69, VAR25; input VAR3,VAR59; input VAR44, VAR12;
input [63:0] VAR19; input [3:0] VAR27; output VAR52;
output VAR15;
reg [63:0] VAR7;
reg [3:0] VAR17;
wire [15:0] VAR34;
wire VAR2;
reg VAR38;
reg VAR60;
reg VAR68;
reg VAR43;
reg VAR4;
reg VAR16;
wire [15:0] VAR23;
wire VAR35;
wire VAR29;
wire VAR58;
wire VAR26;
wire [7:0] VAR24;
wire VAR57;
assign VAR57=1'b1;
assign VAR57=1'b0;
VAR14 VAR36 (.VAR66 (VAR66),
.VAR63 (VAR48),
.VAR42 (VAR10)
);
always @ (posedge VAR48)
if(VAR66) begin
VAR7[63:0] <= VAR19[63:0]; VAR17[3:0] <= VAR27[3:0];
end
else begin
VAR7[63:0] <= {16'b0,VAR7[63:16]};
VAR17[3:0] <= {VAR17[2:0],1'b0};
end
assign VAR34[15:0] = VAR7[15:0];
assign VAR2 = VAR17[3];
always @ (negedge VAR48)
begin
VAR38 <= VAR58 ^ VAR57;
VAR60 <= VAR26 ^ VAR57;
end
always @ (posedge VAR10)
begin
VAR68 <= VAR38;
VAR4 <= VAR68;
VAR43 <= VAR60;
VAR16 <= VAR43;
end
assign VAR52 = VAR68 | VAR4;
assign VAR15 = VAR43 | VAR16;
genvar VAR30;
generate for(VAR30=0; VAR30<8; VAR30=VAR30+1)
begin : VAR28
VAR5 #(.VAR51 ("VAR41"))
VAR49 (
.VAR55 (VAR24[VAR30]),
.VAR46 (VAR48),
.VAR56 (1'b1),
.VAR40 (VAR34[VAR30+8] ^ VAR57),
.VAR13 (VAR34[VAR30] ^ VAR57),
.VAR62 (1'b0),
.VAR67 (1'b0)
);
end
endgenerate
VAR5 #(.VAR51 ("VAR41"))
VAR22 (
.VAR55 (VAR35),
.VAR46 (VAR48),
.VAR56 (1'b1),
.VAR40 (VAR2 ^ VAR57),
.VAR13 (VAR2 ^ VAR57),
.VAR62 (1'b0), .VAR67 (1'b0)
);
VAR5 #(.VAR51 ("VAR41"))
VAR65 (
.VAR55 (VAR29),
.VAR46 (VAR53),
.VAR56 (1'b1),
.VAR40 (1'b1 ^ VAR57),
.VAR13 (1'b0 ^ VAR57),
.VAR62 (1'b0), .VAR67 (1'b0)
);
VAR6 VAR18[7:0] (
.VAR45 (VAR69[7:0]),
.VAR37 (VAR25[7:0]),
.VAR61 (VAR24[7:0])
);
VAR6 VAR39 ( .VAR45 (VAR54),
.VAR37 (VAR64),
.VAR61 (VAR35)
);
VAR6 VAR21 ( .VAR45 (VAR11),
.VAR37 (VAR8),
.VAR61 (VAR29)
);
generate
if(VAR50==1)
begin
assign VAR58 = VAR3;
end
else if (VAR50==0)
begin
VAR31
VAR9
(.VAR61 (VAR3),
.VAR1 (VAR59),
.VAR45 (VAR58));
end
endgenerate
VAR31
VAR47
(.VAR61 (VAR44),
.VAR1 (VAR12),
.VAR45 (VAR26));
assign VAR26 = VAR44;
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/fill_diode/sky130_fd_sc_hs__fill_diode.pp.blackbox.v
| 1,204 |
module MODULE1 (
VAR3,
VAR2,
VAR1 ,
VAR4
);
input VAR3;
input VAR2;
input VAR1 ;
input VAR4 ;
endmodule
|
apache-2.0
|
onchipuis/mriscv_vivado
|
mriscv_vivado.srcs/sources_1/ip/ddr_axi/ddr_axi/user_design/rtl/phy/mig_7series_v4_0_poc_edge_store.v
| 4,856 |
module MODULE1 #
(parameter VAR16 = 100,
parameter VAR17 = 7,
parameter VAR20 = 112)
(
VAR8, VAR21, VAR6, VAR22,
clk, VAR10, VAR5, VAR18, VAR19, VAR14, VAR2
);
input clk;
input VAR10;
input VAR5;
input VAR18;
input VAR19;
input [VAR17-1:0] VAR14;
input [VAR17-1:0] VAR2;
wire [VAR17:0] VAR12 = VAR2 > VAR14 ? VAR14 + VAR20[VAR17-1:0] - VAR2
: VAR14 - VAR2;
wire VAR9 = VAR5 && VAR18 && VAR19;
reg [VAR17-1:0] VAR7, VAR3, VAR23, VAR11;
output [VAR17-1:0] VAR8, VAR21, VAR6, VAR22;
assign VAR8 = VAR7;
assign VAR21 = VAR3;
assign VAR6 = VAR23;
assign VAR22 = VAR11;
wire [VAR17-1:0] VAR4 = VAR9 & VAR10 ? VAR14 : VAR7;
wire [VAR17-1:0] VAR15 = VAR9 & VAR10 ? VAR12[VAR17-1:0]
: VAR11;
wire [VAR17-1:0] VAR13 = VAR9 & ~VAR10 ? VAR14 : VAR23;
wire [VAR17-1:0] VAR1 = VAR9 & ~VAR10 ? VAR12[VAR17-1:0]
: VAR3;
endmodule
|
mit
|
Fabeltranm/FPGA-Game-D1
|
HW/RTL/01BLUETOOTH/Version_02/02 verilog/Prueba1/transmision.v
| 1,364 |
module MODULE1 (input enable,
input wire [7:0] dout,
output VAR2,
output reg VAR5,
input wire VAR1,
output reg VAR3);
parameter VAR4 = 8;
|
gpl-3.0
|
archlabo/Frix
|
fpga/nexys4_ddr/project/project.srcs/sources_1/ip/mig/mig/user_design/rtl/controller/mig_7series_v2_0_round_robin_arb.v
| 7,553 |
module MODULE1
parameter VAR20 = 100,
parameter VAR17 = 3
)
(
VAR7, VAR8,
clk, rst, req, VAR4, VAR5, VAR13
);
input clk;
input rst;
input [VAR17-1:0] req;
wire [VAR17-1:0] VAR9;
reg [VAR17*2-1:0] VAR2;
always @(VAR9)
VAR2 = {VAR9, VAR9};
reg [VAR17*2-1:0] VAR10;
always @(req) VAR10 = {req, req};
reg [VAR17-1:0] VAR18 = {VAR17{1'b0}};
genvar VAR6;
genvar VAR16;
generate
for (VAR6 = 0; VAR6 < VAR17; VAR6 = VAR6 + 1) begin : VAR14
wire [VAR17-1:1] VAR3;
for (VAR16 = 0; VAR16 < (VAR17-1); VAR16 = VAR16 + 1) begin : VAR19
assign VAR3[VAR16+1] =
VAR2[VAR6+VAR16] && |VAR10[VAR6+VAR17-1:VAR6+VAR16+1];
end
always @(VAR3) VAR18[VAR6] = |VAR3;
end
endgenerate
input VAR4;
output wire [VAR17-1:0] VAR7;
assign VAR7 = req & ~VAR18 & {VAR17{~VAR4}};
output reg [VAR17-1:0] VAR8;
input [VAR17-1:0] VAR5;
input VAR13;
reg [VAR17-1:0] VAR15;
localparam VAR1 = 1 << (VAR17 - 1); assign VAR9 = rst
? VAR1[0+:VAR17]
: VAR13
? VAR5
: VAR15;
VAR12:
assert property (@(posedge clk) (rst || 0(VAR7)));
VAR11:
assert property (@(posedge clk) (rst || (VAR15)));
endmodule
|
bsd-2-clause
|
audiocircuit/NCSU-Low-Power-RFID
|
rfid-verilog/tag/packetparse.v
| 9,723 |
module MODULE1(reset, VAR1, VAR10, VAR6, VAR19, VAR28,
VAR4, VAR16, VAR9,
VAR8, VAR21, VAR29,
VAR3, VAR13 );
input reset, VAR1, VAR10;
input [8:0] VAR6;
input [15:0] VAR4;
input [15:0] VAR16;
output VAR9;
output [3:0] VAR19;
output [2:0] VAR28;
output [1:0] VAR8;
output [7:0] VAR21;
output [7:0] VAR29;
output VAR3, VAR13;
reg [3:0] VAR7;
reg [5:0] VAR24;
reg VAR9;
reg VAR31;
reg [3:0] VAR19;
reg [2:0] VAR28;
reg [1:0] VAR8;
reg [7:0] VAR21;
reg [7:0] VAR29;
reg VAR17;
reg VAR30;
reg VAR2;
reg VAR22;
reg VAR20;
reg VAR14;
reg VAR3;
wire VAR13;
assign VAR13 = VAR10 & VAR30;
wire VAR23;
assign VAR23 = (VAR1 == VAR4[~VAR7]);
wire VAR11;
assign VAR11 = (VAR7 == 15);
wire VAR18;
assign VAR18 = VAR9 |
((VAR7 == 15) && VAR6[1] && VAR23);
parameter VAR15 = 9'b000000010;
parameter VAR12 = 9'b000000100;
parameter VAR5 = 9'b000001000;
parameter VAR26 = 9'b001000000;
parameter VAR25 = 9'b010000000;
parameter VAR27 = 9'b100000000;
always @ (negedge VAR10 or posedge reset) begin
if (reset) begin
VAR30 <= 0;
end else begin
VAR30 <= VAR17;
end
end
always @ (posedge VAR10 or posedge reset) begin
if (reset) begin
VAR7 <= 0;
VAR24 <= 0;
VAR9 <= 0;
VAR31 <= 0;
VAR2 <= 0;
VAR22 <= 0;
VAR20 <= 0;
VAR14 <= 0;
VAR17 <= 0;
VAR3 <= 0;
VAR19 <= 4'd0;
VAR28 <= 3'd0;
VAR8 <= 2'd0;
VAR21 <= 8'd0;
VAR29 <= 8'd0;
end else begin
case(VAR6)
VAR12: begin
if (!VAR22) begin
if (VAR24 >= 8) begin VAR22 <= 1;
VAR24 <= 0;
end else begin
VAR24 <= VAR24 + 6'd1;
end
end else if (VAR24 == 0) begin
VAR24 <= VAR24 + 6'd1;
VAR19[3] <= VAR1;
end else if (VAR24 == 1) begin
VAR24 <= VAR24 + 6'd1;
VAR19[2] <= VAR1;
end else if (VAR24 == 2) begin
VAR24 <= VAR24 + 6'd1;
VAR19[1] <= VAR1;
end else if (VAR24 == 3) begin
VAR24 <= VAR24 + 6'd1;
VAR19[0] <= VAR1;
end
end
VAR5: begin
if (!VAR22) begin
if (VAR24 >= 1) begin VAR22 <= 1;
VAR24 <= 0;
end else begin
VAR24 <= VAR24 + 6'd1;
end
end else if (VAR24 == 0) begin
VAR24 <= VAR24 + 6'd1;
VAR28[2] <= VAR1;
end else if (VAR24 == 1) begin
VAR24 <= VAR24 + 6'd1;
VAR28[1] <= VAR1;
end else if (VAR24 == 2) begin
VAR24 <= VAR24 + 6'd1;
VAR28[0] <= VAR1;
end
end
VAR15: begin
if (!VAR31 && !VAR11 && VAR23) begin
VAR7 <= VAR7 + 4'd1;
end else if (!VAR31 && VAR11 && VAR23) begin
VAR9 <= 1;
end else if (!VAR9) begin
VAR31 <= 1;
end
end
VAR26: begin
if (!VAR31 && !VAR11 && VAR23) begin
VAR7 <= VAR7 + 4'd1;
end else if (!VAR31 && VAR11 && VAR23) begin
VAR9 <= 1;
end else if (!VAR9) begin
VAR31 <= 1;
end
end
VAR25: begin
if (!VAR2 && (VAR24 == 0)) begin
VAR24 <= VAR24 + 6'd1;
VAR8[1] <= VAR1;
end else if (!VAR2 && (VAR24 >= 1)) begin
VAR2 <= 1;
VAR24 <= 0;
VAR8[0] <= VAR1;
end else if (!VAR20 && (VAR24 == 0)) begin
if (!VAR1) begin VAR20 <= 1;
VAR24 <= 1;
end else begin
VAR24 <= VAR24 + 6'd1;
end
end else if (!VAR20 && (VAR24 < 7)) begin
VAR24 <= VAR24 + 6'd1;
end else if (!VAR20 && (VAR24 >= 7)) begin
VAR24 <= 0;
end else if (!VAR22) begin
if (VAR24 >= 7) begin VAR22 <= 1;
VAR24 <= 0;
end else begin
VAR24 <= VAR24 + 6'd1;
end
VAR21[~VAR24[2:0]] <= VAR1;
end else if (VAR22 && (VAR24 < 8)) begin
VAR24 <= VAR24 + 6'd1;
VAR29[~VAR24[2:0]] <= VAR1;
end else if (!VAR31 && !VAR11 && VAR23) begin
VAR7 <= VAR7 + 4'd1;
end else if (!VAR31 && VAR11 && VAR23) begin
VAR9 <= 1;
end else if (!VAR9) begin
VAR31 <= 1;
end
end
VAR27: begin
if (!VAR2 && (VAR24 == 0)) begin
VAR24 <= VAR24 + 6'd1;
VAR8[1] <= VAR1;
end else if (!VAR2 && (VAR24 >= 1)) begin
VAR2 <= 1;
VAR24 <= 0;
VAR8[0] <= VAR1;
end else if (!VAR20 && (VAR24 == 0)) begin
if (!VAR1) begin VAR20 <= 1;
VAR24 <= 1;
end else begin
VAR24 <= VAR24 + 6'd1;
end
end else if (!VAR20 && (VAR24 < 7)) begin
VAR24 <= VAR24 + 6'd1;
end else if (!VAR20 && (VAR24 >= 7)) begin
VAR24 <= 0;
end else if (!VAR22) begin
if (VAR24 >= 7) begin VAR22 <= 1;
VAR24 <= 0;
VAR17 <= 1;
end else begin
VAR24 <= VAR24 + 6'd1;
end
VAR21[~VAR24[2:0]] <= VAR1;
end else if (!VAR14) begin
if (VAR24 >= 15) begin VAR14 <= 1;
VAR24 <= 0;
VAR17 <= 0;
end else begin
VAR24 <= VAR24 + 6'd1;
end
VAR3 <= VAR1 ^ VAR16[~VAR24[3:0]];
end else if (!VAR31 && !VAR11 && VAR23) begin
VAR7 <= VAR7 + 4'd1;
end else if (!VAR31 && VAR11 && VAR23) begin
VAR9 <= 1;
end else if (!VAR9) begin
VAR31 <= 1;
end else begin
VAR17 <= 0;
end
end
default begin end
endcase
end end
endmodule
|
gpl-3.0
|
sukinull/hls_stream
|
Vivado/example.hls/example.hls.srcs/sources_1/ipshared/xilinx.com/axi_vdma_v6_2/b57990b0/hdl/src/verilog/axi_vdma_v6_2_axis_dwidth_converter_v1_0_axisc_downsizer.v
| 14,210 |
module MODULE1 #
(
parameter VAR6 = "VAR33",
parameter integer VAR7 = 96,
parameter integer VAR75 = 32,
parameter integer VAR48 = 1,
parameter integer VAR4 = 1,
parameter integer VAR64 = 3,
parameter integer VAR62 = 1,
parameter [31:0] VAR1 = 32'hFF ,
parameter integer VAR9 = 3 )
(
input wire VAR23,
input wire VAR73,
input wire VAR45,
input wire VAR67,
output wire VAR27,
input wire [VAR7-1:0] VAR5,
input wire [VAR7/8-1:0] VAR38,
input wire [VAR7/8-1:0] VAR25,
input wire VAR37,
input wire [VAR48-1:0] VAR15,
input wire [VAR4-1:0] VAR8,
input wire [VAR64-1:0] VAR47,
output wire VAR58,
input wire VAR46,
output wire [VAR75-1:0] VAR54,
output wire [VAR75/8-1:0] VAR59,
output wire [VAR75/8-1:0] VAR28,
output wire VAR31,
output wire [VAR48-1:0] VAR60,
output wire [VAR4-1:0] VAR68,
output wire [VAR62-1:0] VAR51
);
localparam VAR35 = VAR7/8;
localparam VAR40 = VAR75/8;
localparam VAR19 = VAR77(VAR9);
localparam VAR13 = 3'b000;
localparam VAR14 = 3'b001;
localparam VAR10 = 3'b010;
localparam VAR24 = 3'b011;
localparam VAR56 = 3'b110;
reg [2:0] state;
wire [VAR9-1:0] VAR70;
wire [VAR9-1:0] VAR44;
wire [VAR75-1:0] VAR29;
wire [VAR40-1:0] VAR69;
wire [VAR40-1:0] VAR76;
wire VAR22;
wire [VAR48-1:0] VAR3;
wire [VAR4-1:0] VAR50;
wire [VAR62-1:0] VAR41;
reg [VAR7-1:0] VAR34;
reg [VAR35-1:0] VAR2;
reg [VAR35-1:0] VAR78;
reg VAR57;
reg [VAR48-1:0] VAR12;
reg [VAR4-1:0] VAR43;
reg [VAR64-1:0] VAR42;
reg [VAR9-1:0] VAR17;
wire VAR21;
reg [VAR75-1:0] VAR32;
reg [VAR40-1:0] VAR53;
reg [VAR40-1:0] VAR11;
reg VAR74;
reg [VAR48-1:0] VAR20;
reg [VAR4-1:0] VAR30;
reg [VAR62-1:0] VAR39;
wire VAR55;
reg [VAR19-1:0] VAR66;
wire [VAR19-1:0] VAR63;
wire VAR52;
reg [VAR19-1:0] VAR18;
wire [VAR19-1:0] VAR26;
reg VAR36;
reg VAR72;
assign VAR27 = state[0];
assign VAR58 = state[1];
always @(posedge VAR23) begin
if (VAR73) begin
state <= VAR13;
end else if (VAR45) begin
case (state)
VAR13: begin
state <= VAR14;
end
VAR14: begin
if (VAR67) begin
state <= VAR10;
end
else begin
state <= VAR14;
end
end
VAR10: begin
if (VAR46 & VAR44[0]) begin
state <= VAR14;
end
else if (VAR46 & VAR72) begin
state <= VAR24;
end
else begin
state <= VAR10;
end
end
VAR24: begin
if (VAR46 & VAR67) begin
state <= VAR10;
end
else if (VAR46 & ~VAR67) begin
state <= VAR14;
end
else if (~VAR46 & VAR67) begin
state <= VAR56;
end
else begin
state <= VAR24;
end
end
VAR56: begin
if (VAR46) begin
state <= VAR10;
end
else begin
state <= VAR56;
end
end
default: begin
state <= VAR14;
end
endcase end
end
genvar VAR49;
generate
if (VAR1[VAR65]) begin : VAR71
for (VAR49 = 0; VAR49 < VAR9-1; VAR49 = VAR49 + 1) begin : VAR16
assign VAR70[VAR49] = ~(|VAR25[VAR49*VAR40 +: VAR40]);
assign VAR44[VAR49] = (&VAR17[VAR9-1:VAR49+1]);
end
assign VAR70[VAR9-1] = ~(|VAR25[(VAR9-1)*VAR40 +: VAR40]);
assign VAR44[VAR9-1] = 1'b1;
end
else begin : VAR61
assign VAR70 = {VAR9{1'b0}};
assign VAR44 = {1'b1, {VAR9-1{1'b0}}};
end
endgenerate
assign VAR54 = VAR29[0+:VAR75];
assign VAR59 = VAR69[0+:VAR40];
assign VAR28 = VAR76[0+:VAR40];
assign VAR31 = VAR22;
assign VAR60 = VAR3[0+:VAR48];
assign VAR68 = VAR50[0+:VAR4];
assign VAR51 = VAR41[0+:VAR62];
assign VAR29 = {VAR32, VAR34[0+:VAR75*(VAR9-1)]} >> (VAR75*VAR66);
assign VAR69 = {VAR53, VAR2[0+:VAR40*(VAR9-1)]} >> (VAR40*VAR66);
assign VAR76 = {VAR11, VAR78[0+:VAR40*(VAR9-1)]} >> (VAR40*VAR66);
assign VAR22 = (state == VAR24 || state == VAR56) ? VAR74 : VAR57 & VAR44[0];
assign VAR3 = (state == VAR24 || state == VAR56) ? VAR20 : VAR12;
assign VAR50 = (state == VAR24 || state == VAR56) ? VAR30 : VAR43;
assign VAR41 = {VAR39, VAR42[0+:VAR62*(VAR9-1)]} >> (VAR62*VAR66);
always @(posedge VAR23) begin
if (VAR45) begin
VAR34 <= VAR21 ? VAR5 : VAR34;
VAR2 <= VAR21 ? VAR38 : VAR2;
VAR78 <= VAR21 ? VAR25 : VAR78;
VAR57 <= VAR21 ? VAR37 : VAR57;
VAR12 <= VAR21 ? VAR15 : VAR12 ;
VAR43 <= VAR21 ? VAR8 : VAR43;
VAR42 <= VAR21 ? VAR47 : VAR42;
end
end
always @(posedge VAR23) begin
if (VAR73) begin
VAR17 <= {VAR9{1'b0}};
end
else if (VAR45) begin
VAR17 <= VAR21 & VAR67 ? VAR70 : VAR17;
end
end
assign VAR21 = (state == VAR14) || (state == VAR24);
always @(posedge VAR23) begin
if (VAR45) begin
VAR32 <= VAR55 ? VAR34 >> (VAR75*VAR18) : VAR32;
VAR53 <= VAR55 ? VAR2 >> (VAR40*VAR18) : VAR53;
VAR11 <= VAR55 ? VAR78 >> (VAR40*VAR18) : VAR11;
VAR74 <= VAR55 ? VAR57 : VAR74;
VAR20 <= VAR55 ? VAR12 : VAR20 ;
VAR30 <= VAR55 ? VAR43 : VAR30;
VAR39 <= VAR55 ? VAR42 >> (VAR62*VAR18) : VAR39;
end
end
assign VAR55 = (state == VAR10);
always @(posedge VAR23) begin
if (VAR73) begin
VAR66 <= {VAR19{1'b0}};
end else if (VAR45) begin
VAR66 <= VAR63;
end
end
assign VAR63 = (VAR36 & VAR52) || (state == VAR14) ? {VAR19{1'b0}}
: VAR72 & VAR52 ? VAR9[VAR19-1:0]-1'b1
: VAR52 ? VAR18 : VAR66;
assign VAR52 = VAR46;
always @(posedge VAR23) begin
if (VAR73) begin
VAR18 <= {VAR19{1'b0}} + 1'b1;
end else if (VAR45) begin
VAR18 <= VAR26;
end
end
assign VAR26 = (VAR36 & VAR52) || (state == VAR14) ? {VAR19{1'b0}} + 1'b1
: ~VAR72 & VAR52 ? VAR18 + 1'b1
: VAR18;
always @ begin
VAR72 = VAR44[VAR18];
end
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hvl
|
cells/dfrtp/sky130_fd_sc_hvl__dfrtp.blackbox.v
| 1,341 |
module MODULE1 (
VAR1 ,
VAR7 ,
VAR2 ,
VAR4
);
output VAR1 ;
input VAR7 ;
input VAR2 ;
input VAR4;
supply1 VAR6;
supply0 VAR5;
supply1 VAR8 ;
supply0 VAR3 ;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/nor4bb/sky130_fd_sc_hdll__nor4bb.functional.pp.v
| 2,018 |
module MODULE1 (
VAR2 ,
VAR16 ,
VAR13 ,
VAR11 ,
VAR12 ,
VAR5,
VAR17,
VAR4 ,
VAR1
);
output VAR2 ;
input VAR16 ;
input VAR13 ;
input VAR11 ;
input VAR12 ;
input VAR5;
input VAR17;
input VAR4 ;
input VAR1 ;
wire VAR10 ;
wire VAR8 ;
wire VAR9;
nor VAR7 (VAR10 , VAR16, VAR13 );
and VAR15 (VAR8 , VAR10, VAR11, VAR12 );
VAR14 VAR3 (VAR9, VAR8, VAR5, VAR17);
buf VAR6 (VAR2 , VAR9 );
endmodule
|
apache-2.0
|
liqimai/Assignment1-Calculator
|
Integer-Arithmetic/AdderAndSuuber64/Adder64.v
| 1,230 |
module MODULE1(
input [63:0] VAR26,
input [63:0] VAR13,
input VAR18,
output [3:0] VAR25,
output [3:0] VAR3,
output [63:0] sum,
output VAR16,
output VAR1,
output VAR6,
output VAR11,
output VAR21
);
wire[15:0] VAR24,VAR12;
wire[4:0] VAR17;
wire[3:0] VAR20,VAR23,VAR14,VAR9,VAR4;
VAR7 VAR7(VAR24,VAR12,VAR25,VAR3);
VAR15 VAR5(VAR25,VAR3,VAR18,VAR17);
VAR2 VAR19(VAR26[15:0],VAR13[15:0],VAR17[0],VAR24[3:0],VAR12[3:0],sum[15:0],VAR20[0],VAR23[0],VAR14[0],VAR9[0],VAR4[0]),
VAR10(VAR26[31:16],VAR13[31:16],VAR17[1],VAR24[7:4],VAR12[7:4],sum[31:16],VAR20[1],VAR23[1],VAR14[1],VAR9[1],VAR4[1]),
VAR22(VAR26[47:32],VAR13[47:32],VAR17[2],VAR24[11:8],VAR12[11:8],sum[47:32],VAR20[2],VAR23[2],VAR14[2],VAR9[2],VAR4[2]),
VAR8(VAR26[63:48],VAR13[63:48],VAR17[3],VAR24[15:12],VAR12[15:12],sum[63:48],VAR20[3],VAR23[3],VAR14[3],VAR9[3],VAR4[3]);
assign VAR16=VAR20[3],
VAR1=VAR17[4],
VAR6=VAR14[3],
VAR11=^VAR9[3:0],
VAR21= ~|(~VAR4[3:0]);
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/a21boi/sky130_fd_sc_ls__a21boi.behavioral.pp.v
| 2,172 |
module MODULE1 (
VAR1 ,
VAR17 ,
VAR10 ,
VAR15,
VAR14,
VAR12,
VAR6 ,
VAR7
);
output VAR1 ;
input VAR17 ;
input VAR10 ;
input VAR15;
input VAR14;
input VAR12;
input VAR6 ;
input VAR7 ;
wire VAR5 ;
wire VAR9 ;
wire VAR8 ;
wire VAR13;
not VAR3 (VAR5 , VAR15 );
and VAR18 (VAR9 , VAR17, VAR10 );
nor VAR2 (VAR8 , VAR5, VAR9 );
VAR11 VAR16 (VAR13, VAR8, VAR14, VAR12);
buf VAR4 (VAR1 , VAR13 );
endmodule
|
apache-2.0
|
klaNath/synth1
|
pwm_out.v
| 1,454 |
module MODULE1(
input wire clk,
input wire VAR3,
output reg VAR2,
input wire VAR6,
input wire [31:0] VAR5,
output wire VAR9,
output wire VAR1);
reg VAR4;
reg [11:0] VAR11;
reg [31:0] VAR8, VAR10;
always @(posedge clk, negedge VAR3)
begin
if(!VAR3)
begin
VAR11 <= 0;
VAR2 <= 0;
VAR8 <= 0;
VAR10 <= 0;
VAR4 <= 0;
end
else
begin
VAR11 <= VAR11 + 1'b1;
if(VAR11 == 12'h800 && VAR6 == 0)
begin
VAR2 <= 1'b1;
end
if(VAR11 == 12'h801 && VAR2 == 1)
begin
VAR2 <= 0;
VAR10 <= VAR5;
VAR4 <= 1'b1;
end
if(VAR11 == 12'hfff && VAR4 == 1)
begin
VAR8 <= VAR10;
VAR4 <= 0;
end
end
end
assign VAR9 = (VAR11 <= VAR8[15:4]) ? 1'b1 :
(VAR11 > VAR8[15:4]) ? 1'b0 : 1'VAR7;
assign VAR1 = (VAR11 <= VAR8[31:20]) ? 1'b1 :
(VAR11 > VAR8[31:20]) ? 1'b0 : 1'VAR7;
endmodule
|
lgpl-3.0
|
alan4186/Hardware-CNN
|
DE2_115_CAMERA/v/I2C_CCD_Config.v
| 8,209 |
module MODULE1 ( VAR9,
VAR24,
VAR6,
VAR40,
VAR27,
VAR33,
VAR16
);
input VAR9;
input VAR24;
input VAR6;
output VAR33;
inout VAR16;
reg [15:0] VAR26;
reg [31:0] VAR23;
reg VAR43;
reg VAR44;
wire VAR30;
wire VAR5;
reg [23:0] VAR14;
reg [5:0] VAR25;
reg [3:0] VAR20;
input VAR40;
input VAR27;
parameter VAR45 = 16'h07c0;
parameter VAR42 = 16'd200;
reg [24:0] VAR7;
wire VAR1;
reg [1:0] VAR31;
reg [3:0] VAR12;
wire VAR34;
wire VAR21;
reg [15:0] VAR10;
wire [17:0] VAR3;
wire [23:0] VAR13;
wire [23:0] VAR18;
wire [23:0] VAR47;
wire [23:0] VAR39;
wire [23:0] VAR28;
wire [23:0] VAR46;
assign VAR13 = VAR6 ? 24'h010036 : 24'h010000;
assign VAR18 = VAR6 ? 24'h020010 : 24'h020000;
assign VAR47 = VAR6 ? 24'h0303BF : 24'h03077F;
assign VAR39 = VAR6 ? 24'h0404FF : 24'h0409FF;
assign VAR47 = VAR6 ? 24'h0303BF : 24'h0304AF; assign VAR39 = VAR6 ? 24'h0404FF : 24'h04063F; VAR37
assign VAR28 = VAR6 ? 24'h220000 : 24'h220011;
assign VAR46 = VAR6 ? 24'h230000 : 24'h230011;
always@(posedge VAR9 or negedge VAR24)
begin
if (!VAR24)
begin
VAR12 <= 0;
end
else
begin
VAR12 <= {VAR12[2:0],VAR40};
end
end
assign VAR34 = ({VAR12[0],VAR40}==2'b10) ? 1 : 0 ;
assign VAR21 = ({VAR12[3:2]}==2'b10) ? 1 : 0 ;
assign VAR3 = VAR27 ? (VAR10 - VAR42) : (VAR10 + VAR42);
always@(posedge VAR9 or negedge VAR24)
begin
if (!VAR24)
VAR10 <= VAR45;
end
else if (VAR34|VAR1)
if (VAR3[17])
VAR10 <= 0;
else if (VAR3[16])
VAR10 <= 16'hffff;
else
VAR10 <= VAR3[15:0];
end
always@(posedge VAR9 or negedge VAR24)
begin
if (!VAR24)
VAR7 <= 0;
end
else if (!VAR12[3])
VAR7 <= VAR7 + 1;
else
VAR7 <= 0;
end
assign VAR1 = (VAR7 == 25'h1fffff) ? 1 : 0;
wire VAR38;
assign VAR38 = VAR24 & ~VAR21 & ~VAR1 ;
parameter VAR22 = 50000000; parameter VAR11 = 20000; parameter VAR36 = 25;
always@(posedge VAR9 or negedge VAR38)
begin
if(!VAR38)
begin
VAR43 <= 0;
VAR26 <= 0;
end
else
begin
if( VAR26 < (VAR22/VAR11) )
VAR26 <= VAR26+1;
end
else
begin
VAR26 <= 0;
VAR43 <= ~VAR43;
end
end
end
VAR32 VAR17 ( .VAR29(VAR43), .VAR33(VAR33), .VAR16(VAR16), .VAR8(VAR23), .VAR41(VAR44), .VAR2(VAR30), .VAR4(VAR5), .VAR15(VAR38)
);
always@(posedge VAR43 or negedge VAR38)
begin
if(!VAR38)
begin
VAR25 <= 0;
VAR20 <= 0;
VAR44 <= 0;
end
else if(VAR25<VAR36)
begin
case(VAR20)
0: begin
VAR23 <= {8'hBA,VAR14};
VAR44 <= 1;
VAR20 <= 1;
end
1: begin
if(VAR30)
begin
if(!VAR5)
VAR20 <= 2;
end
else
VAR20 <= 0;
VAR44 <= 0;
end
end
2: begin
VAR25 <= VAR25+1;
VAR20 <= 0;
end
endcase
end
end
always
begin
case(VAR25)
0 : VAR14 <= 24'h000000;
1 : VAR14 <= 24'h20c000; 2 : VAR14 <= {8'h09,VAR10}; 3 : VAR14 <= 24'h050000; 4 : VAR14 <= 24'h060019; 5 : VAR14 <= 24'h0A8000; 6 : VAR14 <= 24'h2B0013; 7 : VAR14 <= 24'h2C009A; 8 : VAR14 <= 24'h2D019C; 9 : VAR14 <= 24'h2E0013; 10 : VAR14 <= 24'h100051; VAR19 VAR35
end
11 : VAR14 <= 24'h111f04; 12 : VAR14 <= 24'h120001; else
11 : VAR14 <= 24'h111805; 12 : VAR14 <= 24'h120001; VAR37
13 : VAR14 <= 24'h100053; 14 : VAR14 <= 24'h980000; 15 : VAR14 <= 24'hA00000; 16 : VAR14 <= 24'hA10000; 17 : VAR14 <= 24'hA20FFF; 18 : VAR14 <= VAR13 ; 19 : VAR14 <= VAR18 ; 20 : VAR14 <= VAR47; 21 : VAR14 <= VAR39; 22 : VAR14 <= VAR28; 23 : VAR14 <= VAR46; 24 : VAR14 <= 24'h4901A8; default:VAR14 <= 24'h000000;
endcase
end
endmodule
|
mit
|
migajv/mips_pipeline
|
verilog/arbiter.v
| 1,405 |
module MODULE1
(
input [VAR2-1:0] req,
input enable,
input clk,
input rst,
output reg [VAR2-1:0] VAR6,
output VAR5
);
parameter VAR9 = VAR3(VAR2);
logic [VAR9-1:0] VAR4;
logic [2*VAR2-1:0] VAR10;
logic [VAR2-1:0] VAR7;
logic [2*VAR2-1:0] VAR1;
logic [VAR2-1:0] VAR8;
assign VAR10 = {req,req} >> VAR4;
assign VAR7 = VAR10[VAR2-1:0];
always @(posedge clk, negedge rst) begin
if (!rst) begin
VAR4 <= 0;
end
else begin
if (VAR4 < VAR2 -1) begin
VAR4 <= VAR4 + 1;
end
else begin
VAR4 <= 0;
end
end end
assign VAR5 = |req;
genvar VAR11;
always @(*) begin
VAR8 = {VAR2{1'b0}};
if (enable) begin
for (int VAR11 = 0; VAR11 < VAR2; VAR11 = VAR11 + 1) begin
if (VAR7[VAR11]) begin
VAR8[VAR11] = 1'b1;
break;
end
end
end
end
assign VAR1 = {VAR8, VAR8} << VAR4;
assign VAR6 = VAR1[2*VAR2-1:VAR2];
endmodule
|
gpl-3.0
|
P3Stor/P3Stor
|
DDR3/phy/phy_dqs_iob.v
| 13,358 |
module MODULE1 #
(
parameter VAR40 = 100, parameter VAR29 = "VAR132", parameter VAR159 = 300.0, parameter VAR122 = "VAR62", parameter VAR53 = "VAR57", parameter VAR21 = "VAR107" )
(
input VAR119, input clk, input VAR138, input VAR133, input rst, input VAR3, input [4:0] VAR98, input [3:0] VAR104, input [3:0] VAR68, input [1:0] VAR101,
input [1:0] VAR126,
input VAR64,
output VAR27, output VAR84, output VAR94,
output VAR8,
inout VAR22,
inout VAR140,
output [4:0] VAR75
);
localparam VAR14
= (VAR53 == "VAR62") ? "VAR69" :
((VAR53 == "VAR57") ? "VAR63" : "VAR15");
localparam VAR55
= (VAR122 == "VAR62") ? "VAR69" :
((VAR122 == "VAR57") ? "VAR63" : "VAR15");
wire VAR91;
wire VAR149;
wire VAR121;
wire VAR137;
wire VAR74;
wire VAR163;
wire VAR115;
wire VAR142;
wire VAR16;
wire VAR136;
wire VAR41;
wire [5:0] VAR131;
wire [5:0] VAR58;
reg [5:0] VAR61;
reg [5:0] VAR153;
wire [3:0] VAR10;
VAR117 #
(
.VAR55 (VAR55)
)
VAR155
(
.VAR151 (VAR149),
.VAR113 (VAR91),
.VAR156 (VAR22),
.VAR39 (VAR140),
.VAR86 (VAR163),
.VAR130 (VAR16),
.VAR158 (VAR74)
);
VAR11 #
(
.VAR160 ("VAR69"),
.VAR72 ("VAR156"),
.VAR14 (VAR14),
.VAR1 ("VAR59"),
.VAR78 ("VAR59"),
.VAR125 (0),
.VAR52 (0),
.VAR89 (VAR159)
)
VAR5
(
.VAR146 (VAR163),
.VAR87 (VAR133),
.VAR114 (1'b0),
.VAR152 (1'b0),
.VAR120 (VAR149),
.VAR124 (1'b0),
.VAR139 (VAR115),
.VAR157 (1'b1),
.VAR49 (VAR142),
.VAR82 (VAR98),
.VAR110 (VAR75),
.VAR109 (),
.VAR147 (1'b0)
);
VAR67 #
(
.VAR97 ("VAR135"),
.VAR13 ("VAR135"),
.VAR88 (4),
.VAR51 (0),
.VAR60 (1'b0),
.VAR90 (1'b1),
.VAR42 ("VAR99"),
.VAR79 (0),
.VAR35 ("VAR34"),
.VAR50 (1'b0),
.VAR80 (1'b0),
.VAR32 (4)
)
VAR23
(
.VAR31 (),
.VAR70 (),
.VAR102 (VAR115),
.VAR73 (),
.VAR9 (),
.VAR93 (VAR16),
.VAR129 (VAR119),
.VAR81 (clk),
.VAR37 (),
.VAR18 (),
.VAR100 (VAR68[0]),
.VAR33 (VAR68[1]),
.VAR28 (VAR68[2]),
.VAR85 (VAR68[3]),
.VAR116 (),
.VAR44 (),
.VAR76 (1'b1),
.VAR25 (1'b0),
.VAR77 (),
.VAR7 (),
.VAR157 (rst),
.VAR2 (VAR104[0]),
.VAR4 (VAR104[1]),
.VAR145 (VAR104[2]),
.VAR24 (VAR104[3]),
.VAR148 (VAR142),
.VAR20 (1'b1),
.VAR161 (1'b0)
);
VAR67 #
(
.VAR97 ("VAR135"),
.VAR13 ("VAR135"),
.VAR88 (4),
.VAR51 (0),
.VAR60 (1'b1),
.VAR90 (1'b1),
.VAR42 ("VAR99"),
.VAR79 (0),
.VAR35 ("VAR34"),
.VAR50 (1'b0),
.VAR80 (1'b0),
.VAR32 (4)
)
VAR103
(
.VAR31 (),
.VAR70 (),
.VAR102 (),
.VAR73 (),
.VAR9 (),
.VAR93 (VAR74),
.VAR129 (VAR119),
.VAR81 (clk),
.VAR37 (),
.VAR18 (),
.VAR100 (1'b0),
.VAR33 (1'b0),
.VAR28 (1'b0),
.VAR85 (1'b0),
.VAR116 (),
.VAR44 (),
.VAR76 (1'b1),
.VAR25 (1'b0),
.VAR77 (),
.VAR7 (),
.VAR157 (rst),
.VAR2 (VAR104[0]),
.VAR4 (VAR104[1]),
.VAR145 (VAR104[2]),
.VAR24 (VAR104[3]),
.VAR148 (VAR137),
.VAR20 (1'b1),
.VAR161 (1'b0)
);
assign VAR136 = VAR138;
assign VAR41 = ~VAR138;
VAR65 #
(
.VAR46 ("VAR135"),
.VAR88 (4),
.VAR106 ("VAR63"),
.VAR96 ("VAR69"),
.VAR134 (1'b0),
.VAR66 (1'b0),
.VAR141 (1'b0),
.VAR43 (1'b0),
.VAR42 ("VAR143"),
.VAR54 (2),
.VAR38 ("VAR105"),
.VAR154 ("VAR69"),
.VAR35 ("VAR34"),
.VAR48 (1'b0),
.VAR95 (1'b0),
.VAR83 (1'b0),
.VAR6 (1'b0)
)
VAR26
(
.VAR151 (),
.VAR17 (VAR131[0]),
.VAR144 (VAR131[1]),
.VAR56 (VAR131[2]),
.VAR128 (VAR131[3]),
.VAR127 (VAR131[4]),
.VAR36 (VAR131[5]),
.VAR73 (),
.VAR9 (),
.VAR162 (1'b0),
.VAR111 (1'b1),
.VAR19 (1'b1),
.VAR129 (VAR136),
.VAR123 (VAR41),
.VAR81 (VAR133),
.VAR108 (),
.VAR47 (VAR163),
.VAR71 (VAR64),
.VAR118 (1'b0),
.VAR92 (VAR119), .VAR70 (1'b0),
.VAR157 (VAR3),
.VAR77 (1'b0),
.VAR7 (1'b0)
);
always @(negedge VAR133)
always @(posedge VAR133)
assign VAR58 = (VAR64) ? VAR153 : VAR131;
VAR112 #
(
.VAR40 (VAR40)
)
VAR30
(
.clk (VAR133),
.VAR150 (VAR101),
.VAR45 (VAR126),
.din (VAR58),
.VAR12 (VAR10)
);
assign VAR27 = VAR10[3];
assign VAR84 = VAR10[2];
assign VAR94 = VAR10[1];
assign VAR8 = VAR10[0];
endmodule
|
gpl-2.0
|
rkrajnc/minimig-de1
|
rtl/or1200/or1200_mem2reg.v
| 11,247 |
module MODULE1(addr, VAR1, VAR25, VAR9);
parameter VAR22 = VAR12;
input [1:0] addr;
input [VAR10-1:0] VAR1;
input [VAR22-1:0] VAR25;
output [VAR22-1:0] VAR9;
reg [7:0] VAR14;
reg [7:0] VAR8;
reg [7:0] VAR23;
reg [7:0] VAR28;
reg [VAR22-1:0] VAR18;
reg [3:0] VAR7, VAR3,
VAR15, VAR5;
assign VAR9 = {VAR14, VAR8, VAR23, VAR28};
always @(addr or VAR1) begin
casex({VAR1[2:0], addr}) {3'VAR4, 2'b00}: VAR7 = VAR11; {3'VAR4, 2'b01}, {3'VAR16, 2'b00}: VAR7 = VAR26; {3'VAR4, 2'b10}: VAR7 = VAR6; default: VAR7 = VAR20; endcase
end
always @(addr or VAR1) begin
casex({VAR1[2:0], addr}) {3'b010, 2'VAR24}: VAR3 = VAR2; {3'b011, 2'b00}: VAR3 = VAR13; {3'b011, 2'b01}: VAR3 = VAR19; {3'b011, 2'b10}: VAR3 = VAR27; {3'b011, 2'b11}: VAR3 = VAR21; {3'VAR16, 2'b00}: VAR3 = VAR11; default: VAR3 = VAR6; endcase
end
always @(addr or VAR1) begin
casex({VAR1[2:0], addr}) {3'b010, 2'VAR24}, {3'b100, 2'VAR24}: VAR15 = VAR2; {3'b011, 2'b00}, {3'b101, 2'b00}: VAR15 = VAR13; {3'b011, 2'b01}: VAR15 = VAR19; {3'b011, 2'b10}, {3'b101, 2'b10}: VAR15 = VAR27; {3'b011, 2'b11}: VAR15 = VAR21; default: VAR15 = VAR26; endcase
end
always @(addr or VAR1) begin
casex({VAR1[2:0], addr}) {3'b010, 2'VAR24}, {3'b100, 2'VAR24}: VAR5 = VAR2; {3'b011, 2'b00}, {3'b101, 2'b00}: VAR5 = VAR13; {3'b011, 2'b01}: VAR5 = VAR19; {3'b011, 2'b10}, {3'b101, 2'b10}: VAR5 = VAR27; {3'b011, 2'b11}: VAR5 = VAR21; default: VAR5 = VAR11; endcase
end
always @(VAR7 or VAR25) begin
end
case(VAR7) else
case(VAR7) VAR17
case(VAR7) else
case(VAR7) VAR17
VAR28 = VAR25[7:0];
end
VAR28 = VAR25[15:8];
end
VAR28 = VAR25[23:16];
end
default: begin
VAR28 = VAR25[31:24];
end
endcase
end
always @(VAR3 or VAR25) begin
end
case(VAR3) else
case(VAR3) VAR17
case(VAR3) else
case(VAR3) VAR17
VAR23 = 8'h00;
end
VAR23 = VAR25[15:8];
end
VAR23 = VAR25[31:24];
end
VAR23 = {8{VAR25[7]}};
end
VAR23 = {8{VAR25[15]}};
end
VAR23 = {8{VAR25[23]}};
end
default: begin
VAR23 = {8{VAR25[31]}};
end
endcase
end
always @(VAR15 or VAR25) begin
end
case(VAR15) else
case(VAR15) VAR17
case(VAR15) else
case(VAR15) VAR17
VAR8 = 8'h00;
end
VAR8 = VAR25[23:16];
end
VAR8 = {8{VAR25[7]}};
end
VAR8 = {8{VAR25[15]}};
end
VAR8 = {8{VAR25[23]}};
end
default: begin
VAR8 = {8{VAR25[31]}};
end
endcase
end
always @(VAR5 or VAR25) begin
end
case(VAR5) else
case(VAR5) VAR17
case(VAR5) else
case(VAR5) VAR17
VAR14 = 8'h00;
end
VAR14 = VAR25[31:24];
end
VAR14 = {8{VAR25[7]}};
end
VAR14 = {8{VAR25[15]}};
end
VAR14 = {8{VAR25[23]}};
end
VAR14 = {8{VAR25[31]}};
end
endcase
end
reg [VAR22-1:0] VAR9;
reg [VAR22-1:0] VAR18;
always @(addr or VAR25) begin
end
case(addr) else
case(addr) VAR17
2'b00:
VAR18 = VAR25;
2'b01:
VAR18 = {VAR25[23:0], 8'b0};
2'b10:
VAR18 = {VAR25[15:0], 16'b0};
2'b11:
VAR18 = {VAR25[7:0], 24'b0};
endcase
end
always @(VAR1 or VAR18) begin
end
case(VAR1) else
case(VAR1) VAR17
VAR9[7:0] = VAR18[31:24];
VAR9[31:8] = 24'b0;
end
VAR9[7:0] = VAR18[31:24];
VAR9[31:8] = {24{VAR18[31]}};
end
VAR9[15:0] = VAR18[31:16];
VAR9[31:16] = 16'b0;
end
VAR9[15:0] = VAR18[31:16];
VAR9[31:16] = {16{VAR18[31]}};
end
default:
VAR9 = VAR18;
endcase
end
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/a32oi/sky130_fd_sc_hs__a32oi_1.v
| 2,356 |
module MODULE1 (
VAR9 ,
VAR2 ,
VAR6 ,
VAR7 ,
VAR4 ,
VAR8 ,
VAR5,
VAR1
);
output VAR9 ;
input VAR2 ;
input VAR6 ;
input VAR7 ;
input VAR4 ;
input VAR8 ;
input VAR5;
input VAR1;
VAR3 VAR10 (
.VAR9(VAR9),
.VAR2(VAR2),
.VAR6(VAR6),
.VAR7(VAR7),
.VAR4(VAR4),
.VAR8(VAR8),
.VAR5(VAR5),
.VAR1(VAR1)
);
endmodule
module MODULE1 (
VAR9 ,
VAR2,
VAR6,
VAR7,
VAR4,
VAR8
);
output VAR9 ;
input VAR2;
input VAR6;
input VAR7;
input VAR4;
input VAR8;
supply1 VAR5;
supply0 VAR1;
VAR3 VAR10 (
.VAR9(VAR9),
.VAR2(VAR2),
.VAR6(VAR6),
.VAR7(VAR7),
.VAR4(VAR4),
.VAR8(VAR8)
);
endmodule
|
apache-2.0
|
linuxbest/lzs
|
pcores/comp_unit_v1_00_a/hdl/verilog/crc.v
| 8,182 |
module MODULE1 (
VAR1,
clk, VAR2, VAR7, VAR4
);
input clk;
input VAR2;
input [31:0] VAR7;
input VAR4;
output [31:0] VAR1;
reg VAR5;
wire [31:0] VAR3;
wire [31:0] VAR6;
reg [31:0] VAR1;
always @(posedge clk)
begin
if(VAR2)
VAR1 <= 32'h52325032;
end
else if(VAR4)
begin
VAR1 <= VAR3;
end
end
assign VAR6 = VAR7 ^ VAR1 ;
assign VAR3[31] = VAR6[31] ^ VAR6[30] ^ VAR6[29] ^
VAR6[28] ^ VAR6[27] ^ VAR6[25] ^
VAR6[24] ^ VAR6[23] ^ VAR6[15] ^
VAR6[11] ^ VAR6[9] ^ VAR6[8] ^ VAR6[5];
assign VAR3[30] = VAR6[30] ^ VAR6[29] ^ VAR6[28] ^
VAR6[27] ^ VAR6[26] ^ VAR6[24] ^
VAR6[23] ^ VAR6[22] ^ VAR6[14] ^
VAR6[10] ^ VAR6[8] ^ VAR6[7] ^ VAR6[4];
assign VAR3[29] = VAR6[31] ^ VAR6[29] ^ VAR6[28] ^
VAR6[27] ^ VAR6[26] ^ VAR6[25] ^
VAR6[23] ^ VAR6[22] ^ VAR6[21] ^
VAR6[13] ^ VAR6[9] ^ VAR6[7] ^
VAR6[6] ^ VAR6[3];
assign VAR3[28] = VAR6[30] ^ VAR6[28] ^ VAR6[27] ^
VAR6[26] ^ VAR6[25] ^ VAR6[24] ^
VAR6[22] ^ VAR6[21] ^ VAR6[20] ^
VAR6[12] ^ VAR6[8] ^ VAR6[6] ^
VAR6[5] ^ VAR6[2];
assign VAR3[27] = VAR6[29] ^ VAR6[27] ^ VAR6[26] ^
VAR6[25] ^ VAR6[24] ^ VAR6[23] ^
VAR6[21] ^ VAR6[20] ^ VAR6[19] ^
VAR6[11] ^ VAR6[7] ^ VAR6[5] ^
VAR6[4] ^ VAR6[1];
assign VAR3[26] = VAR6[31] ^ VAR6[28] ^ VAR6[26] ^
VAR6[25] ^ VAR6[24] ^ VAR6[23] ^
VAR6[22] ^ VAR6[20] ^ VAR6[19] ^
VAR6[18] ^ VAR6[10] ^ VAR6[6] ^
VAR6[4] ^ VAR6[3] ^ VAR6[0];
assign VAR3[25] = VAR6[31] ^ VAR6[29] ^ VAR6[28] ^
VAR6[22] ^ VAR6[21] ^ VAR6[19] ^
VAR6[18] ^ VAR6[17] ^ VAR6[15] ^
VAR6[11] ^ VAR6[8] ^ VAR6[3] ^ VAR6[2];
assign VAR3[24] = VAR6[30] ^ VAR6[28] ^ VAR6[27] ^
VAR6[21] ^ VAR6[20] ^ VAR6[18] ^
VAR6[17] ^ VAR6[16] ^ VAR6[14] ^
VAR6[10] ^ VAR6[7] ^ VAR6[2] ^ VAR6[1];
assign VAR3[23] = VAR6[31] ^ VAR6[29] ^ VAR6[27] ^
VAR6[26] ^ VAR6[20] ^ VAR6[19] ^
VAR6[17] ^ VAR6[16] ^ VAR6[15] ^
VAR6[13] ^ VAR6[9] ^ VAR6[6] ^
VAR6[1] ^ VAR6[0];
assign VAR3[22] = VAR6[31] ^ VAR6[29] ^ VAR6[27] ^
VAR6[26] ^ VAR6[24] ^ VAR6[23] ^
VAR6[19] ^ VAR6[18] ^ VAR6[16] ^
VAR6[14] ^ VAR6[12] ^ VAR6[11] ^
VAR6[9] ^ VAR6[0];
assign VAR3[21] = VAR6[31] ^ VAR6[29] ^ VAR6[27] ^
VAR6[26] ^ VAR6[24] ^ VAR6[22] ^
VAR6[18] ^ VAR6[17] ^ VAR6[13] ^
VAR6[10] ^ VAR6[9] ^ VAR6[5];
assign VAR3[20] = VAR6[30] ^ VAR6[28] ^ VAR6[26] ^
VAR6[25] ^ VAR6[23] ^ VAR6[21] ^
VAR6[17] ^ VAR6[16] ^ VAR6[12] ^
VAR6[9] ^ VAR6[8] ^ VAR6[4];
assign VAR3[19] = VAR6[29] ^ VAR6[27] ^ VAR6[25] ^
VAR6[24] ^ VAR6[22] ^ VAR6[20] ^
VAR6[16] ^ VAR6[15] ^ VAR6[11] ^
VAR6[8] ^ VAR6[7] ^ VAR6[3];
assign VAR3[18] = VAR6[31] ^ VAR6[28] ^ VAR6[26] ^
VAR6[24] ^ VAR6[23] ^ VAR6[21] ^
VAR6[19] ^ VAR6[15] ^ VAR6[14] ^
VAR6[10] ^ VAR6[7] ^ VAR6[6] ^ VAR6[2];
assign VAR3[17] = VAR6[31] ^ VAR6[30] ^ VAR6[27] ^
VAR6[25] ^ VAR6[23] ^ VAR6[22] ^
VAR6[20] ^ VAR6[18] ^ VAR6[14] ^
VAR6[13] ^ VAR6[9] ^ VAR6[6] ^
VAR6[5] ^ VAR6[1];
assign VAR3[16] = VAR6[30] ^ VAR6[29] ^ VAR6[26] ^
VAR6[24] ^ VAR6[22] ^ VAR6[21] ^
VAR6[19] ^ VAR6[17] ^ VAR6[13] ^
VAR6[12] ^ VAR6[8] ^ VAR6[5] ^
VAR6[4] ^ VAR6[0];
assign VAR3[15] = VAR6[30] ^ VAR6[27] ^ VAR6[24] ^
VAR6[21] ^ VAR6[20] ^ VAR6[18] ^
VAR6[16] ^ VAR6[15] ^ VAR6[12] ^
VAR6[9] ^ VAR6[8] ^ VAR6[7] ^
VAR6[5] ^ VAR6[4] ^ VAR6[3];
assign VAR3[14] = VAR6[29] ^ VAR6[26] ^ VAR6[23] ^
VAR6[20] ^ VAR6[19] ^ VAR6[17] ^
VAR6[15] ^ VAR6[14] ^ VAR6[11] ^
VAR6[8] ^ VAR6[7] ^ VAR6[6] ^
VAR6[4] ^ VAR6[3] ^ VAR6[2];
assign VAR3[13] = VAR6[31] ^ VAR6[28] ^ VAR6[25] ^
VAR6[22] ^ VAR6[19] ^ VAR6[18] ^
VAR6[16] ^ VAR6[14] ^ VAR6[13] ^
VAR6[10] ^ VAR6[7] ^ VAR6[6] ^
VAR6[5] ^ VAR6[3] ^ VAR6[2] ^ VAR6[1];
assign VAR3[12] = VAR6[31] ^ VAR6[30] ^ VAR6[27] ^
VAR6[24] ^ VAR6[21] ^ VAR6[18] ^
VAR6[17] ^ VAR6[15] ^ VAR6[13] ^
VAR6[12] ^ VAR6[9] ^ VAR6[6] ^
VAR6[5] ^ VAR6[4] ^ VAR6[2] ^
VAR6[1] ^ VAR6[0];
assign VAR3[11] = VAR6[31] ^ VAR6[28] ^ VAR6[27] ^
VAR6[26] ^ VAR6[25] ^ VAR6[24] ^
VAR6[20] ^ VAR6[17] ^ VAR6[16] ^
VAR6[15] ^ VAR6[14] ^ VAR6[12] ^
VAR6[9] ^ VAR6[4] ^ VAR6[3] ^
VAR6[1] ^ VAR6[0];
assign VAR3[10] = VAR6[31] ^ VAR6[29] ^ VAR6[28] ^
VAR6[26] ^ VAR6[19] ^ VAR6[16] ^
VAR6[14] ^ VAR6[13] ^ VAR6[9] ^
VAR6[5] ^ VAR6[3] ^ VAR6[2] ^ VAR6[0];
assign VAR3[9] = VAR6[29] ^ VAR6[24] ^ VAR6[23] ^
VAR6[18] ^ VAR6[13] ^ VAR6[12] ^
VAR6[11] ^ VAR6[9] ^ VAR6[5] ^
VAR6[4] ^ VAR6[2] ^ VAR6[1];
assign VAR3[8] = VAR6[31] ^ VAR6[28] ^ VAR6[23] ^
VAR6[22] ^ VAR6[17] ^ VAR6[12] ^
VAR6[11] ^ VAR6[10] ^ VAR6[8] ^
VAR6[4] ^ VAR6[3] ^ VAR6[1] ^ VAR6[0];
assign VAR3[7] = VAR6[29] ^ VAR6[28] ^ VAR6[25] ^
VAR6[24] ^ VAR6[23] ^ VAR6[22] ^
VAR6[21] ^ VAR6[16] ^ VAR6[15] ^
VAR6[10] ^ VAR6[8] ^ VAR6[7] ^
VAR6[5] ^ VAR6[3] ^ VAR6[2] ^ VAR6[0];
assign VAR3[6] = VAR6[30] ^ VAR6[29] ^ VAR6[25] ^
VAR6[22] ^ VAR6[21] ^ VAR6[20] ^
VAR6[14] ^ VAR6[11] ^ VAR6[8] ^
VAR6[7] ^ VAR6[6] ^ VAR6[5] ^
VAR6[4] ^ VAR6[2] ^ VAR6[1];
assign VAR3[5] = VAR6[29] ^ VAR6[28] ^ VAR6[24] ^
VAR6[21] ^ VAR6[20] ^ VAR6[19] ^
VAR6[13] ^ VAR6[10] ^ VAR6[7] ^
VAR6[6] ^ VAR6[5] ^ VAR6[4] ^
VAR6[3] ^ VAR6[1] ^ VAR6[0];
assign VAR3[4] = VAR6[31] ^ VAR6[30] ^ VAR6[29] ^
VAR6[25] ^ VAR6[24] ^ VAR6[20] ^
VAR6[19] ^ VAR6[18] ^ VAR6[15] ^
VAR6[12] ^ VAR6[11] ^ VAR6[8] ^
VAR6[6] ^ VAR6[4] ^ VAR6[3] ^
VAR6[2] ^ VAR6[0];
assign VAR3[3] = VAR6[31] ^ VAR6[27] ^ VAR6[25] ^
VAR6[19] ^ VAR6[18] ^ VAR6[17] ^
VAR6[15] ^ VAR6[14] ^ VAR6[10] ^
VAR6[9] ^ VAR6[8] ^ VAR6[7] ^
VAR6[3] ^ VAR6[2] ^ VAR6[1];
assign VAR3[2] = VAR6[31] ^ VAR6[30] ^ VAR6[26] ^
VAR6[24] ^ VAR6[18] ^ VAR6[17] ^
VAR6[16] ^ VAR6[14] ^ VAR6[13] ^
VAR6[9] ^ VAR6[8] ^ VAR6[7] ^
VAR6[6] ^ VAR6[2] ^ VAR6[1] ^ VAR6[0];
assign VAR3[1] = VAR6[28] ^ VAR6[27] ^ VAR6[24] ^
VAR6[17] ^ VAR6[16] ^ VAR6[13] ^
VAR6[12] ^ VAR6[11] ^ VAR6[9] ^
VAR6[7] ^ VAR6[6] ^ VAR6[1] ^ VAR6[0];
assign VAR3[0] = VAR6[31] ^ VAR6[30] ^ VAR6[29] ^
VAR6[28] ^ VAR6[26] ^ VAR6[25] ^
VAR6[24] ^ VAR6[16] ^ VAR6[12] ^
VAR6[10] ^ VAR6[9] ^ VAR6[6] ^ VAR6[0];
endmodule
|
gpl-2.0
|
sabertazimi/hust-lab
|
verilog/labs/lab2/src/_8_to_3_priority_encoder.v
| 1,284 |
module MODULE1(
module 8to3priorityencoder(
input [7:0] VAR10,
input VAR3,
output reg [2:0] VAR13,
output reg VAR7,
output reg VAR2
);
always @(VAR10 or VAR3) begin
case ({VAR3, VAR10})
9'VAR1: {VAR13, VAR2, VAR7} = 5'b11111;
9'b011111111: {VAR13, VAR2, VAR7} = 5'b11110;
9'VAR9: {VAR13, VAR2, VAR7} = 5'b00001;
9'VAR6: {VAR13, VAR2, VAR7} = 5'b00101;
9'VAR12: {VAR13, VAR2, VAR7} = 5'b01001;
9'VAR8: {VAR13, VAR2, VAR7} = 5'b01101;
9'VAR11: {VAR13, VAR2, VAR7} = 5'b10001;
9'VAR4: {VAR13, VAR2, VAR7} = 5'b10101;
9'VAR5: {VAR13, VAR2, VAR7} = 5'b11001;
9'b001111111: {VAR13, VAR2, VAR7} = 5'b11101;
endcase
end
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/dfbbn/sky130_fd_sc_lp__dfbbn.functional.pp.v
| 2,454 |
module MODULE1 (
VAR24 ,
VAR17 ,
VAR15 ,
VAR7 ,
VAR9 ,
VAR22,
VAR5 ,
VAR20 ,
VAR19 ,
VAR16
);
output VAR24 ;
output VAR17 ;
input VAR15 ;
input VAR7 ;
input VAR9 ;
input VAR22;
input VAR5 ;
input VAR20 ;
input VAR19 ;
input VAR16 ;
wire VAR14 ;
wire VAR12 ;
wire VAR18 ;
wire VAR6 ;
wire VAR4 ;
wire VAR10;
wire VAR2 ;
not VAR25 (VAR14 , VAR22 );
not VAR3 (VAR12 , VAR9 );
not VAR13 (VAR18 , VAR7 );
VAR8 VAR21 VAR1 (VAR6 , VAR12, VAR14, VAR18, VAR15, , VAR5, VAR20);
buf VAR23 (VAR24 , VAR6 );
not VAR11 (VAR17 , VAR6 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/o211a/sky130_fd_sc_hs__o211a.symbol.v
| 1,331 |
module MODULE1 (
input VAR1,
input VAR6,
input VAR7,
input VAR4,
output VAR3
);
supply1 VAR5;
supply0 VAR2;
endmodule
|
apache-2.0
|
elegabriel/myzju
|
junior1/CA/LAB/lab5/code/cpu_ctl.v
| 2,955 |
module MODULE1(VAR8,VAR18,VAR38,VAR36,VAR26,VAR13,VAR30,VAR28,VAR6,VAR3,VAR31,VAR11,VAR10,VAR20,VAR33
);
input wire [5:0] VAR8, VAR18;
input wire VAR38;
output wire VAR36,VAR26,VAR13,VAR30,VAR28,VAR6,VAR3,VAR31,VAR11,VAR10,VAR20;
output wire [4:0] VAR33;
wire VAR34, VAR14, VAR29, VAR37, VAR4; wire VAR23, VAR1, VAR7, VAR5, VAR24, VAR27, VAR12, VAR32, VAR25, VAR15, VAR22; wire VAR19, VAR17, VAR9;
wire VAR35, VAR16;
and(VAR34,~VAR8[5],~VAR8[4],~VAR8[3],~VAR8[2],~VAR8[1],~VAR8[0]);
and(VAR14, VAR34, ~VAR18[5], ~VAR18[4], VAR18[3], ~VAR18[2], ~VAR18[1], ~VAR18[0]); and(VAR29, VAR34, ~VAR18[5], ~VAR18[4], ~VAR18[3], ~VAR18[2], ~VAR18[1], ~VAR18[0]); and(VAR37, VAR34, ~VAR18[5], ~VAR18[4], ~VAR18[3], ~VAR18[2], VAR18[1], ~VAR18[0]); and(VAR4, VAR34, ~VAR18[5], ~VAR18[4], ~VAR18[3], ~VAR18[2], VAR18[1], VAR18[0]);
or(VAR23, VAR1, VAR7, VAR5, VAR24, VAR27, VAR12, VAR32, VAR25, VAR15, VAR22, VAR19 );
and(VAR1, ~VAR8[5],~VAR8[4], VAR8[3],~VAR8[2],~VAR8[1],~VAR8[0]); and(VAR7, ~VAR8[5],~VAR8[4], VAR8[3],~VAR8[2],~VAR8[1], VAR8[0]); and(VAR5, ~VAR8[5],~VAR8[4], VAR8[3], VAR8[2],~VAR8[1],~VAR8[0]); and(VAR24, ~VAR8[5],~VAR8[4], VAR8[3], VAR8[2],~VAR8[1], VAR8[0]); and(VAR27, ~VAR8[5],~VAR8[4], VAR8[3], VAR8[2], VAR8[1],~VAR8[0]); and(VAR12, ~VAR8[5],~VAR8[4], VAR8[3], VAR8[2], VAR8[1], VAR8[0]); and(VAR32, VAR8[5],~VAR8[4],~VAR8[3],~VAR8[2], VAR8[1], VAR8[0]); and(VAR25, VAR8[5],~VAR8[4], VAR8[3],~VAR8[2], VAR8[1], VAR8[0]); and(VAR15, ~VAR8[5],~VAR8[4], VAR8[3],~VAR8[2], VAR8[1],~VAR8[0]); and(VAR22, ~VAR8[5],~VAR8[4], VAR8[3],~VAR8[2], VAR8[1], VAR8[0]);
or(VAR19, VAR17, VAR9);
and(VAR17, ~VAR8[5],~VAR8[4],~VAR8[3], VAR8[2],~VAR8[1],~VAR8[0]); and(VAR9, ~VAR8[5],~VAR8[4],~VAR8[3], VAR8[2],~VAR8[1], VAR8[0]);
and(VAR35, ~VAR8[5],~VAR8[4],~VAR8[3],~VAR8[2], VAR8[1],~VAR8[0]);
and(VAR16, ~VAR8[5],~VAR8[4],~VAR8[3],~VAR8[2], VAR8[1], VAR8[0]);
assign VAR36 = VAR14;
assign VAR26 = VAR35;
assign VAR13 = VAR16;
assign VAR30 = VAR32;
assign VAR28 = VAR16 | (VAR10 & ~VAR25) | (VAR34 & ~VAR14);
assign VAR6 = VAR25;
assign VAR3 = VAR34 & ~VAR14;
assign VAR31 = VAR1 | VAR7 | VAR32 |VAR25 | VAR15; assign VAR11 = VAR29 | VAR37 | VAR4;
assign VAR10 = VAR23 & ~VAR19;
VAR39 VAR2(.VAR8(VAR8),.VAR18(VAR18),.VAR21(VAR33));
assign VAR20 = ( VAR17 & VAR38 ) | ( VAR9 & ~VAR38 );
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/dfxbp/sky130_fd_sc_ms__dfxbp.functional.v
| 1,578 |
module MODULE1 (
VAR1 ,
VAR2,
VAR4,
VAR7
);
output VAR1 ;
output VAR2;
input VAR4;
input VAR7 ;
wire VAR10;
VAR3 VAR9 VAR5 (VAR10 , VAR7, VAR4 );
buf VAR8 (VAR1 , VAR10 );
not VAR6 (VAR2 , VAR10 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/einvn/sky130_fd_sc_lp__einvn_0.v
| 2,150 |
module MODULE2 (
VAR1 ,
VAR7 ,
VAR4,
VAR8,
VAR5,
VAR3 ,
VAR9
);
output VAR1 ;
input VAR7 ;
input VAR4;
input VAR8;
input VAR5;
input VAR3 ;
input VAR9 ;
VAR6 VAR2 (
.VAR1(VAR1),
.VAR7(VAR7),
.VAR4(VAR4),
.VAR8(VAR8),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR9(VAR9)
);
endmodule
module MODULE2 (
VAR1 ,
VAR7 ,
VAR4
);
output VAR1 ;
input VAR7 ;
input VAR4;
supply1 VAR8;
supply0 VAR5;
supply1 VAR3 ;
supply0 VAR9 ;
VAR6 VAR2 (
.VAR1(VAR1),
.VAR7(VAR7),
.VAR4(VAR4)
);
endmodule
|
apache-2.0
|
lvd2/zxevo
|
fpga/base_trdemu/trunk/video/video_top.v
| 8,875 |
module MODULE1(
input wire clk,
output wire [ 1:0] VAR32,
output wire [ 1:0] VAR85,
output wire [ 1:0] VAR28,
output wire VAR26,
output wire VAR48,
output wire VAR71,
input wire [ 3:0] VAR87,
input wire [ 1:0] VAR86,
input wire [ 2:0] VAR80,
input wire VAR70,
input wire VAR4,
input wire [ 1:0] VAR29,
input wire VAR73,
input wire VAR74,
input wire VAR49,
input wire VAR30,
input wire VAR43,
input wire VAR10,
input wire VAR68,
output wire [20:0] VAR1,
input wire [15:0] VAR62,
output wire [ 1:0] VAR77,
output wire VAR31,
input wire VAR16,
input wire [ 5:0] VAR5,
input wire [ 5:0] VAR45,
input wire VAR88,
input wire VAR38,
input wire VAR57,
input wire [ 5:0] VAR44,
input wire [ 7:0] VAR14,
output wire VAR89,
input wire [10:0] VAR78,
input wire [ 7:0] VAR55,
input wire VAR56,
output wire [ 5:0] VAR17,
output wire [ 7:0] VAR19,
output wire VAR3 );
wire VAR27;
wire VAR13;
wire VAR12;
wire VAR11;
wire VAR9;
wire VAR36;
wire VAR59;
wire VAR20;
wire VAR18;
wire VAR58;
wire VAR37;
wire VAR42;
wire VAR65;
wire VAR22;
wire VAR24;
wire VAR54;
wire VAR69;
wire VAR63;
wire VAR60;
wire VAR76;
wire VAR52;
wire VAR50;
wire VAR51;
wire VAR66;
wire [63:0] VAR82;
wire [3:0] VAR39;
wire [5:0] VAR33;
wire [5:0] VAR40;
wire [2:0] VAR72;
wire [ 1:0] VAR83;
wire [ 2:0] VAR34;
wire [ 2:0] VAR6;
wire VAR47;
wire VAR53;
VAR23 VAR23(
.clk(clk),
.VAR86(VAR86),
.VAR80 (VAR80),
.VAR27 (VAR27 ),
.VAR13 (VAR13 ),
.VAR12 (VAR12 ),
.VAR11 (VAR11 ),
.VAR9 (VAR9 ),
.VAR36 (VAR36 ),
.VAR59 (VAR59 ),
.VAR20(VAR20),
.VAR18(VAR18),
.VAR7(VAR77)
);
VAR41 VAR41(
.clk(clk),
.VAR27(VAR27),
.VAR29(VAR29),
.VAR58(VAR58),
.VAR37(VAR37),
.VAR42(VAR42),
.VAR65(VAR65),
.VAR69(VAR69),
.VAR24(VAR24),
.VAR89(VAR89)
);
VAR8 VAR8(
.clk(clk),
.VAR27(VAR27),
.VAR59 (VAR59),
.VAR29 (VAR29 ),
.VAR73(VAR73),
.VAR25(1'b0),
.VAR30(VAR30),
.VAR43 (VAR43 ),
.VAR22(VAR22),
.VAR63(VAR63),
.VAR24(VAR24),
.VAR54(VAR54),
.VAR37(VAR37),
.VAR58(VAR58),
.VAR42(VAR42),
.VAR76(VAR76),
.VAR50(VAR50),
.VAR51 (VAR51 ),
.VAR3(VAR3),
.VAR53(VAR53)
);
VAR35 VAR35(
.clk(clk),
.VAR1(VAR1),
.VAR68(VAR68),
.VAR37(VAR58),
.VAR89 (VAR89 ),
.VAR24 (VAR24 ),
.VAR70(VAR70),
.VAR72(VAR72),
.VAR27 (VAR27 ),
.VAR13 (VAR13 ),
.VAR12 (VAR12 ),
.VAR11 (VAR11 ),
.VAR9 (VAR9 ),
.VAR36 (VAR36 ),
.VAR59 (VAR59 ),
.VAR20(VAR20)
);
VAR15 VAR15(
.clk(clk),
.VAR30 (VAR30),
.VAR43 (VAR43 ),
.VAR24(VAR24),
.VAR50(VAR50),
.VAR51 (VAR51 ),
.VAR66 (VAR66 ),
.VAR62 (VAR62 ),
.VAR10(VAR10),
.VAR31 (VAR31 ),
.VAR82(VAR82)
);
VAR84 VAR84(
.clk(clk),
.VAR82(VAR82),
.VAR66(VAR66),
.VAR74 (VAR74 ),
.VAR49(VAR49),
.VAR30 (VAR30 ),
.VAR43 (VAR43 ),
.VAR89(VAR89),
.VAR27(VAR27),
.VAR13 (VAR13 ),
.VAR12 (VAR12 ),
.VAR11 (VAR11 ),
.VAR9 (VAR9 ),
.VAR36 (VAR36 ),
.VAR59 (VAR59 ),
.VAR18 (VAR18 ),
.VAR72(VAR72),
.VAR39(VAR39),
.VAR83(VAR83),
.VAR34 (VAR34 ),
.VAR6 (VAR6 ),
.VAR47 (VAR47 ),
.VAR78 (VAR78 ),
.VAR55 (VAR55 ),
.VAR56(VAR56),
.VAR19(VAR19)
);
VAR75 VAR75(
.clk(clk),
.VAR22(VAR22),
.VAR65(VAR65),
.VAR58(VAR58),
.VAR69 (VAR69 ),
.VAR54(VAR54),
.VAR24(VAR24),
.VAR39(VAR39),
.VAR79(VAR87),
.VAR53 (VAR53 ),
.VAR81(VAR29[1]),
.VAR16 (VAR16 ),
.VAR5(VAR5),
.VAR45(VAR45), .VAR88(VAR88),
.VAR83(VAR83),
.VAR34 (VAR34 ),
.VAR6 (VAR6 ),
.VAR47 (VAR47 ),
.VAR38 (VAR38 ),
.VAR44(VAR44),
.VAR14(VAR14),
.VAR57 (VAR57 ),
.VAR33(VAR33),
.VAR17(VAR17) );
VAR46 VAR46(
.clk(clk),
.VAR58(VAR58),
.VAR29(VAR29),
.VAR52(VAR52),
.VAR60(VAR60)
);
VAR21 VAR21(
.clk(clk),
.VAR58 (VAR58 ),
.VAR52(VAR52),
.VAR76 (VAR76 ),
.VAR64(VAR33),
.VAR2(VAR40)
);
VAR67 VAR67(
.clk(clk),
.VAR4(VAR4),
.VAR61(VAR33),
.VAR40(VAR40),
.VAR60(VAR60),
.VAR63 (VAR63 ),
.VAR69 (VAR69 ),
.VAR32(VAR32),
.VAR85(VAR85),
.VAR28(VAR28),
.VAR26(VAR26),
.VAR48(VAR48),
.VAR71(VAR71)
);
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/o21ba/sky130_fd_sc_hdll__o21ba.behavioral.pp.v
| 2,057 |
module MODULE1 (
VAR8 ,
VAR2 ,
VAR13 ,
VAR1,
VAR7,
VAR11,
VAR15 ,
VAR4
);
output VAR8 ;
input VAR2 ;
input VAR13 ;
input VAR1;
input VAR7;
input VAR11;
input VAR15 ;
input VAR4 ;
wire VAR12 ;
wire VAR9 ;
wire VAR3;
nor VAR16 (VAR12 , VAR2, VAR13 );
nor VAR10 (VAR9 , VAR1, VAR12 );
VAR14 VAR5 (VAR3, VAR9, VAR7, VAR11);
buf VAR6 (VAR8 , VAR3 );
endmodule
|
apache-2.0
|
alanachtenberg/CSCE-350
|
Lab6/lab6_5dec.v
| 1,467 |
module MODULE1(VAR10, VAR1);
output [7:0]VAR10; reg [7:0]VAR10;
input [2:0] VAR1;
always @ (VAR1)
case (VAR1)
3'b000: VAR10=8'b00000001;
3'b001: VAR10=8'b00000010;
3'b010: VAR10=8'b00000100;
3'b011: VAR10=8'b00001000;
3'b100: VAR10=8'b00010000;
3'b101: VAR10=8'b00100000;
3'b110: VAR10=8'b01000000;
3'b111: VAR10=8'b10000000;
endcase
endmodule
module MODULE2(VAR3, VAR14,VAR8,VAR15,VAR5);
input VAR8, VAR15;
input VAR5;
output VAR3;
output VAR14;
reg [2:0] VAR6;
wire [7:0] VAR12;
always @ (VAR8 or VAR15 or VAR5) begin
VAR6[0]=VAR5;
VAR6[1]=VAR15;
VAR6[2]=VAR8;
end
MODULE1 MODULE1(VAR12,VAR6);
or VAR2(VAR3,VAR12[1],VAR12[2],VAR12[4],VAR12[7]);
or VAR11(VAR14,VAR12[3],VAR12[5],VAR12[6],VAR12[7]);
endmodule
module MODULE3();
reg VAR4, VAR13, VAR9;
wire VAR3, VAR14;
|
gpl-2.0
|
ankitshah009/High-Radix-Adaptive-CORDIC
|
HCORDIC_Verilog/NormaliseProdMultDescale.v
| 2,555 |
module MODULE1(
input [32:0] VAR13,
input [49:0] VAR11,
input [7:0] VAR17,
input VAR4,
input [31:0] VAR16,
input VAR5,
input VAR3,
output reg VAR8,
output reg [32:0] VAR18,
output reg [49:0] VAR7,
output reg [7:0] VAR9,
output reg VAR2,
output reg [31:0] VAR12
);
parameter VAR10 = 1'b0,
VAR6 = 1'b1;
wire VAR15;
wire [7:0] VAR1;
wire [26:0] VAR14;
assign VAR15 = VAR13[32];
assign VAR1 = VAR13[31:24];
assign VAR14 = {VAR13[23:0]};
always @ (posedge VAR5) begin
VAR12 <= VAR16;
VAR2 <= VAR4;
VAR9 <= VAR17;
VAR8 <= VAR3;
if (VAR3 == VAR10) begin
if ((VAR1) < -126) begin
VAR18[32] <= VAR15;
VAR18[31:24] <= VAR1 + 1;
VAR18[23:0] <= VAR14;
VAR7 <= VAR11 >> 1;
end
else if (VAR11[49] == 0) begin
VAR18[32] <= VAR15;
VAR18[31:24] <= VAR1 - 1;
VAR18[23:0] <= {VAR11[48:25]};
VAR7 <= VAR11 << 1;
end
else begin
VAR18[32] <= VAR15;
VAR18[31:24] <= VAR1;
VAR18[23:0] <= {VAR11[49:26]};
VAR7 <= VAR11;
end
end
else begin
VAR18 <= VAR13;
end
end
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/dfstp/sky130_fd_sc_ls__dfstp.behavioral.v
| 2,130 |
module MODULE1 (
VAR16 ,
VAR5 ,
VAR21 ,
VAR18
);
output VAR16 ;
input VAR5 ;
input VAR21 ;
input VAR18;
supply1 VAR14;
supply0 VAR6;
supply1 VAR13 ;
supply0 VAR11 ;
wire VAR9 ;
wire VAR8 ;
reg VAR19 ;
wire VAR10 ;
wire VAR2;
wire VAR1 ;
wire VAR4 ;
wire VAR20 ;
wire VAR3 ;
not VAR17 (VAR8 , VAR2 );
VAR12 VAR7 (VAR9 , VAR10, VAR1, VAR8, VAR19, VAR14, VAR6);
assign VAR4 = ( VAR14 === 1'b1 );
assign VAR20 = ( VAR2 === 1'b1 );
assign VAR3 = ( VAR18 === 1'b1 );
buf VAR15 (VAR16 , VAR9 );
endmodule
|
apache-2.0
|
red0bear/AES128
|
rtl/key_expander.v
| 4,985 |
module MODULE1
(
output [127:0] VAR21,
output [ 31:0] VAR17,
input [ 31:0] VAR5,
input [127:0] VAR15,
input [ 3:0] VAR13,
input VAR14,
input VAR7
);
localparam integer VAR4 = 32;
localparam integer VAR6 = 4;
localparam integer VAR26 = 8;
localparam integer VAR18 = 10;
wire [VAR4 - 1 : 0] VAR9 [0 : VAR6 - 1];
wire [ VAR26 - 1 : 0] VAR1[0 : VAR6 - 1];
wire [VAR4 - 1 : 0] VAR10;
reg [ VAR26 - 1 : 0] VAR23, VAR11;
wire [ VAR26 - 1 : 0] VAR24;
generate
genvar VAR20;
for(VAR20 = 0; VAR20 < VAR6; VAR20 = VAR20 + 1)
begin:VAR16
assign VAR9[VAR6 - 1 - VAR20] = VAR15[VAR4*(VAR20 + 1) - 1 : VAR4*VAR20];
end
endgenerate
generate
genvar VAR19;
for(VAR19 = 0; VAR19 < VAR6; VAR19 = VAR19 + 1)
begin:VAR12
if(VAR19 == 0)
assign VAR21[VAR4*(VAR6 - VAR19) - 1 : VAR4*(VAR6 - VAR19 - 1)] = VAR9[VAR19] ^ VAR10;
end
else
if(VAR19 == 1)
assign VAR21[VAR4*(VAR6 - VAR19) - 1 : VAR4*(VAR6 - VAR19 - 1)] = (VAR14) ? VAR9[VAR19] ^ VAR9[VAR19 - 1] ^ VAR10 : VAR9[VAR19] ^ VAR9[VAR19 - 1];
else
assign VAR21[VAR4*(VAR6 - VAR19) - 1 : VAR4*(VAR6 - VAR19 - 1)] = VAR9[VAR19] ^ VAR9[VAR19 - 1];
end
endgenerate
generate
genvar VAR25;
for(VAR25 = 0; VAR25 < VAR6; VAR25 = VAR25 + 1)
begin:VAR8
assign VAR1[VAR25] = (VAR7) ? VAR9[VAR6 - 1][VAR26*(VAR25 + 1) - 1 : VAR26*VAR25] : VAR9[VAR6 - 1][VAR26*(VAR25 + 1) - 1 : VAR26*VAR25] ^ VAR9[VAR6 - 2][VAR26*(VAR25 + 1) - 1 : VAR26*VAR25];
end
endgenerate
generate
genvar VAR3;
for(VAR3 = 0; VAR3 < VAR6; VAR3 = VAR3 + 1)
begin:VAR22
assign VAR17[VAR26*(VAR3 + 1) - 1 : VAR26*VAR3] = VAR1[(VAR6 + VAR3 - 1)%VAR6];
end
endgenerate
assign VAR10 = {VAR5[VAR4 - 1 : VAR4 - VAR26] ^ VAR24, VAR5[VAR4 - VAR26 - 1 : 0]};
assign VAR24 = (VAR7) ? VAR23 : VAR11;
always @
begin: VAR2
integer VAR20;
for(VAR20 = 0; VAR20 < VAR18; VAR20 = VAR20 + 1)
if(VAR13 == 1)
VAR11 = 8'h1b;
end
else
if(VAR13 == 0)
VAR11 = 8'h36;
else
VAR11 = 8'h80 >> (VAR13 - 2);
end
endmodule
|
lgpl-3.0
|
tuura/workcraft
|
ci/substitution-rules/vme-tm.workcraft.v
| 2,632 |
module MODULE1 (VAR23, VAR67, VAR40, VAR22, VAR20, VAR19);
input VAR22, VAR20, VAR19;
output VAR23, VAR67, VAR40;
wire VAR34, VAR44, VAR58, VAR38, VAR59, VAR52, VAR29, VAR15, VAR46, VAR31, VAR57, VAR2, VAR43, VAR6, VAR17, VAR51, VAR28, VAR63;
VAR39 VAR50 (.VAR30(VAR34), .VAR41(VAR28), .VAR42(VAR19), .VAR1(VAR22));
VAR14 VAR4 (.VAR30(VAR44), .VAR25(VAR6));
VAR14 VAR13 (.VAR30(VAR58), .VAR25(VAR19));
VAR61 VAR45 (.VAR30(VAR38), .VAR48(VAR44), .VAR62(VAR23), .VAR11(VAR58), .VAR7(VAR28), .VAR1(VAR20));
VAR3 VAR37 (.VAR30(VAR23), .VAR18(VAR38), .VAR42(VAR34));
VAR14 VAR16 (.VAR30(VAR59), .VAR25(VAR28));
VAR14 VAR66 (.VAR30(VAR52), .VAR25(VAR29));
VAR61 VAR33 (.VAR30(VAR29), .VAR48(VAR23), .VAR62(VAR22), .VAR11(VAR22), .VAR7(VAR6), .VAR1(VAR59));
VAR14 VAR8 (.VAR30(VAR15), .VAR25(VAR6));
VAR14 VAR10 (.VAR30(VAR46), .VAR25(VAR20));
VAR35 VAR64 (.VAR30(VAR31), .VAR48(VAR46), .VAR62(VAR15), .VAR32(VAR23), .VAR42(VAR28));
VAR24 VAR5 (.VAR26(VAR67), .VAR18(VAR31), .VAR42(VAR52));
VAR14 VAR60 (.VAR30(VAR57), .VAR25(VAR28));
VAR14 VAR21 (.VAR30(VAR2), .VAR25(VAR6));
VAR47 VAR12 (.VAR30(VAR40), .VAR48(VAR57), .VAR62(VAR20), .VAR11(VAR23), .VAR7(VAR28), .VAR1(VAR2));
VAR14 VAR27 (.VAR30(VAR43), .VAR25(VAR28));
VAR14 VAR53 (.VAR30(VAR6), .VAR25(VAR17));
VAR56 VAR49 (.VAR30(VAR17), .VAR48(VAR43), .VAR62(VAR20), .VAR11(VAR6), .VAR7(VAR23), .VAR36(VAR23), .VAR24(VAR67));
VAR14 VAR55 (.VAR30(VAR51), .VAR25(VAR23));
VAR14 VAR54 (.VAR30(VAR28), .VAR25(VAR63));
VAR9 VAR65 (.VAR30(VAR63), .VAR48(VAR51), .VAR62(VAR19), .VAR32(VAR6), .VAR11(VAR19), .VAR7(VAR28));
endmodule
|
mit
|
fallen/milkymist-mmu
|
cores/ac97/rtl/ac97_framer.v
| 4,835 |
module MODULE1(
input VAR10,
input VAR17,
input VAR4,
output VAR13,
output reg VAR7,
output reg VAR15,
input en,
output reg VAR16,
input VAR1,
input [19:0] addr,
input VAR2,
input [19:0] VAR11,
input VAR8,
input [19:0] VAR12,
input VAR3,
input [19:0] VAR5
);
reg [7:0] VAR14;
reg VAR18;
always @(*) begin
case(VAR14)
8'd16: VAR18 = addr[19];
8'd17: VAR18 = addr[18];
8'd18: VAR18 = addr[17];
8'd19: VAR18 = addr[16];
8'd20: VAR18 = addr[15];
8'd21: VAR18 = addr[14];
8'd22: VAR18 = addr[13];
8'd23: VAR18 = addr[12];
8'd24: VAR18 = addr[11];
8'd25: VAR18 = addr[10];
8'd26: VAR18 = addr[9];
8'd27: VAR18 = addr[8];
8'd28: VAR18 = addr[7];
8'd29: VAR18 = addr[6];
8'd30: VAR18 = addr[5];
8'd31: VAR18 = addr[4];
8'd32: VAR18 = addr[3];
8'd33: VAR18 = addr[2];
8'd34: VAR18 = addr[1];
8'd35: VAR18 = addr[0];
8'd36: VAR18 = VAR11[19];
8'd37: VAR18 = VAR11[18];
8'd38: VAR18 = VAR11[17];
8'd39: VAR18 = VAR11[16];
8'd40: VAR18 = VAR11[15];
8'd41: VAR18 = VAR11[14];
8'd42: VAR18 = VAR11[13];
8'd43: VAR18 = VAR11[12];
8'd44: VAR18 = VAR11[11];
8'd45: VAR18 = VAR11[10];
8'd46: VAR18 = VAR11[9];
8'd47: VAR18 = VAR11[8];
8'd48: VAR18 = VAR11[7];
8'd49: VAR18 = VAR11[6];
8'd50: VAR18 = VAR11[5];
8'd51: VAR18 = VAR11[4];
8'd52: VAR18 = VAR11[3];
8'd53: VAR18 = VAR11[2];
8'd54: VAR18 = VAR11[1];
8'd55: VAR18 = VAR11[0];
8'd56: VAR18 = VAR12[19];
8'd57: VAR18 = VAR12[18];
8'd58: VAR18 = VAR12[17];
8'd59: VAR18 = VAR12[16];
8'd60: VAR18 = VAR12[15];
8'd61: VAR18 = VAR12[14];
8'd62: VAR18 = VAR12[13];
8'd63: VAR18 = VAR12[12];
8'd64: VAR18 = VAR12[11];
8'd65: VAR18 = VAR12[10];
8'd66: VAR18 = VAR12[9];
8'd67: VAR18 = VAR12[8];
8'd68: VAR18 = VAR12[7];
8'd69: VAR18 = VAR12[6];
8'd70: VAR18 = VAR12[5];
8'd71: VAR18 = VAR12[4];
8'd72: VAR18 = VAR12[3];
8'd73: VAR18 = VAR12[2];
8'd74: VAR18 = VAR12[1];
8'd75: VAR18 = VAR12[0];
8'd76: VAR18 = VAR5[19];
8'd77: VAR18 = VAR5[18];
8'd78: VAR18 = VAR5[17];
8'd79: VAR18 = VAR5[16];
8'd80: VAR18 = VAR5[15];
8'd81: VAR18 = VAR5[14];
8'd82: VAR18 = VAR5[13];
8'd83: VAR18 = VAR5[12];
8'd84: VAR18 = VAR5[11];
8'd85: VAR18 = VAR5[10];
8'd86: VAR18 = VAR5[9];
8'd87: VAR18 = VAR5[8];
8'd88: VAR18 = VAR5[7];
8'd89: VAR18 = VAR5[6];
8'd90: VAR18 = VAR5[5];
8'd91: VAR18 = VAR5[4];
8'd92: VAR18 = VAR5[3];
8'd93: VAR18 = VAR5[2];
8'd94: VAR18 = VAR5[1];
8'd95: VAR18 = VAR5[0];
default: VAR18 = 1'VAR6;
endcase
end
reg VAR9;
always @(posedge VAR10) begin
if(VAR17) begin
VAR14 <= 8'd0;
VAR7 <= 1'b0;
VAR15 <= 1'b0;
VAR9 <= 1'b0;
end else begin
if(en)
VAR16 <= 1'b0;
if(VAR4 & en) begin
if(VAR14 == 8'd255)
VAR16 <= 1'b1;
if(VAR14 == 8'd255)
VAR7 <= 1'b1;
if(VAR14 == 8'd15)
VAR7 <= 1'b0;
if(VAR14 == 8'd15)
VAR9 <= 1'b1;
if(VAR14 == 8'd95)
VAR9 <= 1'b0;
case({VAR7, VAR9})
2'b10: begin
case(VAR14[3:0])
4'h0: VAR15 <= 1'b1; 4'h1: VAR15 <= VAR1; 4'h2: VAR15 <= VAR2; 4'h3: VAR15 <= VAR8; 4'h4: VAR15 <= VAR3; default: VAR15 <= 1'b0;
endcase
end
2'b01:
VAR15 <= VAR18;
default: VAR15 <= 1'b0;
endcase
VAR14 <= VAR14 + 8'd1;
end
end
end
assign VAR13 = en;
endmodule
|
lgpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/dfsbp/sky130_fd_sc_ms__dfsbp_2.v
| 2,377 |
module MODULE1 (
VAR8 ,
VAR6 ,
VAR9 ,
VAR7 ,
VAR5,
VAR10 ,
VAR4 ,
VAR1 ,
VAR3
);
output VAR8 ;
output VAR6 ;
input VAR9 ;
input VAR7 ;
input VAR5;
input VAR10 ;
input VAR4 ;
input VAR1 ;
input VAR3 ;
VAR2 VAR11 (
.VAR8(VAR8),
.VAR6(VAR6),
.VAR9(VAR9),
.VAR7(VAR7),
.VAR5(VAR5),
.VAR10(VAR10),
.VAR4(VAR4),
.VAR1(VAR1),
.VAR3(VAR3)
);
endmodule
module MODULE1 (
VAR8 ,
VAR6 ,
VAR9 ,
VAR7 ,
VAR5
);
output VAR8 ;
output VAR6 ;
input VAR9 ;
input VAR7 ;
input VAR5;
supply1 VAR10;
supply0 VAR4;
supply1 VAR1 ;
supply0 VAR3 ;
VAR2 VAR11 (
.VAR8(VAR8),
.VAR6(VAR6),
.VAR9(VAR9),
.VAR7(VAR7),
.VAR5(VAR5)
);
endmodule
|
apache-2.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0
|
cells/nor4/gf180mcu_fd_sc_mcu7t5v0__nor4_2.behavioral.v
| 1,336 |
module MODULE1( VAR4, VAR1, VAR6, VAR3, VAR7 );
input VAR7, VAR3, VAR1, VAR4;
output VAR6;
VAR5 VAR8(.VAR4(VAR4),.VAR1(VAR1),.VAR6(VAR6),.VAR3(VAR3),.VAR7(VAR7));
VAR5 VAR2(.VAR4(VAR4),.VAR1(VAR1),.VAR6(VAR6),.VAR3(VAR3),.VAR7(VAR7));
|
apache-2.0
|
sgq995/rc4-de0-nano-soc
|
fpga/hps/soc_system/synthesis/submodules/soc_system_onchip_memory2_0.v
| 3,158 |
module MODULE1 (
address,
VAR5,
VAR4,
clk,
VAR34,
VAR30,
reset,
VAR15,
write,
VAR35,
VAR9
)
;
parameter VAR27 = "MODULE1.VAR23";
output [ 63: 0] VAR9;
input [ 12: 0] address;
input [ 7: 0] VAR5;
input VAR4;
input clk;
input VAR34;
input VAR30;
input reset;
input VAR15;
input write;
input [ 63: 0] VAR35;
wire VAR24;
wire [ 63: 0] VAR9;
wire VAR8;
assign VAR8 = VAR4 & write;
assign VAR24 = VAR34 & ~VAR15;
VAR3 VAR25
(
.VAR36 (address),
.VAR16 (VAR5),
.VAR33 (clk),
.VAR24 (VAR24),
.VAR2 (VAR35),
.VAR10 (VAR9),
.VAR13 (VAR8)
);
VAR25.VAR21 = VAR27,
VAR25.VAR6 = "VAR3",
VAR25.VAR11 = 8192,
VAR25.VAR17 = 8192,
VAR25.VAR12 = "VAR20",
VAR25.VAR29 = "VAR22",
VAR25.VAR26 = "VAR14",
VAR25.VAR18 = "VAR28",
VAR25.VAR1 = "VAR28",
VAR25.VAR19 = 64,
VAR25.VAR32 = 8,
VAR25.VAR7 = 13;
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/sdfbbn/sky130_fd_sc_hd__sdfbbn.pp.blackbox.v
| 1,558 |
module MODULE1 (
VAR2 ,
VAR6 ,
VAR11 ,
VAR12 ,
VAR3 ,
VAR5 ,
VAR8 ,
VAR4,
VAR10 ,
VAR7 ,
VAR9 ,
VAR1
);
output VAR2 ;
output VAR6 ;
input VAR11 ;
input VAR12 ;
input VAR3 ;
input VAR5 ;
input VAR8 ;
input VAR4;
input VAR10 ;
input VAR7 ;
input VAR9 ;
input VAR1 ;
endmodule
|
apache-2.0
|
efabless/openlane
|
designs/aes/src/aes.v
| 83,434 |
module MODULE1(
input wire clk,
input wire VAR70,
input wire VAR198,
input wire VAR13,
input wire [7 : 0] address,
input wire [31 : 0] VAR92,
output wire [31 : 0] VAR176
);
localparam VAR16 = 8'h00;
localparam VAR221 = 8'h01;
localparam VAR210 = 8'h02;
localparam VAR123 = 8'h08;
localparam VAR145 = 0;
localparam VAR189 = 1;
localparam VAR90 = 8'h09;
localparam VAR35 = 0;
localparam VAR28 = 1;
localparam VAR206 = 8'h0a;
localparam VAR122 = 0;
localparam VAR22 = 1;
localparam VAR69 = 8'h10;
localparam VAR25 = 8'h17;
localparam VAR174 = 8'h20;
localparam VAR34 = 8'h23;
localparam VAR211 = 8'h30;
localparam VAR152 = 8'h33;
localparam VAR18 = 32'h61657320; localparam VAR48 = 32'h20202020; localparam VAR38 = 32'h302e3630;
reg VAR86;
reg VAR95;
reg VAR42;
reg VAR161;
reg VAR113;
reg VAR181;
reg VAR119;
reg [31 : 0] VAR108 [0 : 3];
reg VAR186;
reg [31 : 0] VAR144 [0 : 7];
reg VAR215;
reg [127 : 0] VAR61;
reg VAR160;
reg VAR178;
reg [31 : 0] VAR121;
wire VAR14;
wire VAR177;
wire VAR12;
wire VAR200;
wire [255 : 0] VAR56;
wire VAR32;
wire [127 : 0] VAR37;
wire [127 : 0] VAR52;
wire VAR203;
assign VAR176 = VAR121;
assign VAR56 = {VAR144[0], VAR144[1], VAR144[2], VAR144[3],
VAR144[4], VAR144[5], VAR144[6], VAR144[7]};
assign VAR37 = {VAR108[0], VAR108[1],
VAR108[2], VAR108[3]};
assign VAR177 = VAR86;
assign VAR12 = VAR42;
assign VAR14 = VAR113;
assign VAR32 = VAR181;
MODULE4 MODULE3(
.clk(clk),
.VAR70(VAR70),
.VAR105(VAR14),
.VAR80(VAR177),
.VAR66(VAR12),
.ready(VAR200),
.VAR63(VAR56),
.VAR180(VAR32),
.VAR103(VAR37),
.VAR132(VAR52),
.VAR217(VAR203)
);
always @ (posedge clk or negedge VAR70)
begin : VAR150
integer VAR45;
if (!VAR70)
begin
for (VAR45 = 0 ; VAR45 < 4 ; VAR45 = VAR45 + 1)
VAR108[VAR45] <= 32'h0;
for (VAR45 = 0 ; VAR45 < 8 ; VAR45 = VAR45 + 1)
VAR144[VAR45] <= 32'h0;
VAR86 <= 1'b0;
VAR42 <= 1'b0;
VAR113 <= 1'b0;
VAR181 <= 1'b0;
VAR61 <= 128'h0;
VAR160 <= 1'b0;
VAR178 <= 1'b0;
end
else
begin
VAR178 <= VAR200;
VAR160 <= VAR203;
VAR61 <= VAR52;
VAR86 <= VAR95;
VAR42 <= VAR161;
if (VAR119)
begin
VAR113 <= VAR92[VAR122];
VAR181 <= VAR92[VAR22];
end
if (VAR215)
VAR144[address[2 : 0]] <= VAR92;
if (VAR186)
VAR108[address[1 : 0]] <= VAR92;
end
end
always @*
begin : VAR26
VAR95 = 1'b0;
VAR161 = 1'b0;
VAR119 = 1'b0;
VAR215 = 1'b0;
VAR186 = 1'b0;
VAR121 = 32'h0;
if (VAR198)
begin
if (VAR13)
begin
if (address == VAR123)
begin
VAR95 = VAR92[VAR145];
VAR161 = VAR92[VAR189];
end
if (address == VAR206)
VAR119 = 1'b1;
if ((address >= VAR69) && (address <= VAR25))
VAR215 = 1'b1;
if ((address >= VAR174) && (address <= VAR34))
VAR186 = 1'b1;
end
else
begin
case (address)
VAR16: VAR121 = VAR18;
VAR221: VAR121 = VAR48;
VAR210: VAR121 = VAR38;
VAR123: VAR121 = {28'h0, VAR181, VAR113, VAR42, VAR86};
VAR90: VAR121 = {30'h0, VAR160, VAR178};
default:
begin
end
endcase
if ((address >= VAR211) && (address <= VAR152))
VAR121 = VAR61[(3 - (address - VAR211)) * 32 +: 32];
end
end
end endmodule
module MODULE4(
input wire clk,
input wire VAR70,
input wire VAR105,
input wire VAR80,
input wire VAR66,
output wire ready,
input wire [255 : 0] VAR63,
input wire VAR180,
input wire [127 : 0] VAR103,
output wire [127 : 0] VAR132,
output wire VAR217
);
localparam VAR147 = 2'h0;
localparam VAR100 = 2'h1;
localparam VAR136 = 2'h2;
reg [1 : 0] VAR84;
reg [1 : 0] VAR76;
reg VAR94;
reg VAR166;
reg VAR81;
reg VAR57;
reg VAR178;
reg VAR172;
reg VAR24;
reg VAR139;
wire [127 : 0] VAR120;
wire VAR137;
reg VAR43;
wire [3 : 0] VAR135;
wire [127 : 0] VAR141;
wire VAR40;
wire [31 : 0] VAR114;
reg VAR195;
wire [3 : 0] VAR104;
wire [127 : 0] VAR171;
wire VAR216;
reg [127 : 0] VAR183;
reg [3 : 0] VAR124;
reg VAR229;
wire [31 : 0] VAR138;
reg [31 : 0] VAR140;
wire [31 : 0] VAR188;
MODULE3 MODULE5(
.clk(clk),
.VAR70(VAR70),
.VAR66(VAR43),
.VAR180(VAR180),
.VAR117(VAR135),
.VAR120(VAR120),
.VAR67(VAR114),
.VAR188(VAR188),
.VAR103(VAR103),
.VAR234(VAR141),
.ready(VAR40)
);
MODULE6 MODULE2(
.clk(clk),
.VAR70(VAR70),
.VAR66(VAR195),
.VAR180(VAR180),
.VAR117(VAR104),
.VAR120(VAR120),
.VAR103(VAR103),
.VAR234(VAR171),
.ready(VAR216)
);
MODULE5 MODULE4(
.clk(clk),
.VAR70(VAR70),
.VAR63(VAR63),
.VAR180(VAR180),
.VAR80(VAR80),
.VAR117(VAR124),
.VAR120(VAR120),
.ready(VAR137),
.VAR67(VAR138),
.VAR188(VAR188)
);
MODULE7 MODULE6(.VAR67(VAR140), .VAR188(VAR188));
assign ready = VAR178;
assign VAR132 = VAR183;
assign VAR217 = VAR166;
always @ (posedge clk or negedge VAR70)
begin: VAR150
if (!VAR70)
begin
VAR166 <= 1'b0;
VAR178 <= 1'b1;
VAR84 <= VAR147;
end
else
begin
if (VAR57)
VAR166 <= VAR81;
if (VAR24)
VAR178 <= VAR172;
if (VAR94)
VAR84 <= VAR76;
end
end
always @*
begin : VAR214
if (VAR139)
begin
VAR140 = VAR138;
end
else
begin
VAR140 = VAR114;
end
end
always @*
begin : VAR184
VAR43 = 1'b0;
VAR195 = 1'b0;
if (VAR105)
begin
VAR43 = VAR66;
VAR124 = VAR135;
VAR183 = VAR141;
VAR229 = VAR40;
end
else
begin
VAR195 = VAR66;
VAR124 = VAR104;
VAR183 = VAR171;
VAR229 = VAR216;
end
end
always @*
begin : VAR115
VAR139 = 1'b0;
VAR172 = 1'b0;
VAR24 = 1'b0;
VAR81 = 1'b0;
VAR57 = 1'b0;
VAR76 = VAR147;
VAR94 = 1'b0;
case (VAR84)
VAR147:
begin
if (VAR80)
begin
VAR139 = 1'b1;
VAR172 = 1'b0;
VAR24 = 1'b1;
VAR81 = 1'b0;
VAR57 = 1'b1;
VAR76 = VAR100;
VAR94 = 1'b1;
end
else if (VAR66)
begin
VAR139 = 1'b0;
VAR172 = 1'b0;
VAR24 = 1'b1;
VAR81 = 1'b0;
VAR57 = 1'b1;
VAR76 = VAR136;
VAR94 = 1'b1;
end
end
VAR100:
begin
VAR139 = 1'b1;
if (VAR137)
begin
VAR172 = 1'b1;
VAR24 = 1'b1;
VAR76 = VAR147;
VAR94 = 1'b1;
end
end
VAR136:
begin
VAR139 = 1'b0;
if (VAR229)
begin
VAR172 = 1'b1;
VAR24 = 1'b1;
VAR81 = 1'b1;
VAR57 = 1'b1;
VAR76 = VAR147;
VAR94 = 1'b1;
end
end
default:
begin
end
endcase
end endmodule
module MODULE6(
input wire clk,
input wire VAR70,
input wire VAR66,
input wire VAR180,
output wire [3 : 0] VAR117,
input wire [127 : 0] VAR120,
input wire [127 : 0] VAR103,
output wire [127 : 0] VAR234,
output wire ready
);
localparam VAR64 = 1'h0;
localparam VAR36 = 1'h1;
localparam VAR233 = 4'ha;
localparam VAR75 = 4'he;
localparam VAR225 = 3'h0;
localparam VAR4 = 3'h1;
localparam VAR209 = 3'h2;
localparam VAR220 = 3'h3;
localparam VAR165 = 3'h4;
localparam VAR147 = 3'h0;
localparam VAR100 = 3'h1;
localparam VAR146 = 3'h2;
localparam VAR208 = 3'h3;
localparam VAR79 = 3'h4;
function [7 : 0] VAR30(input [7 : 0] VAR128);
begin
VAR30 = {VAR128[6 : 0], 1'b0} ^ (8'h1b & {8{VAR128[7]}});
end
endfunction
function [7 : 0] VAR91(input [7 : 0] VAR128);
begin
VAR91 = VAR30(VAR128) ^ VAR128;
end
endfunction
function [7 : 0] VAR194(input [7 : 0] VAR128);
begin
VAR194 = VAR30(VAR30(VAR128));
end
endfunction
function [7 : 0] VAR226(input [7 : 0] VAR128);
begin
VAR226 = VAR30(VAR194(VAR128));
end
endfunction
function [7 : 0] VAR62(input [7 : 0] VAR128);
begin
VAR62 = VAR226(VAR128) ^ VAR128;
end
endfunction
function [7 : 0] VAR148(input [7 : 0] VAR128);
begin
VAR148 = VAR226(VAR128) ^ VAR30(VAR128) ^ VAR128;
end
endfunction
function [7 : 0] VAR193(input [7 : 0] VAR128);
begin
VAR193 = VAR226(VAR128) ^ VAR194(VAR128) ^ VAR128;
end
endfunction
function [7 : 0] VAR175(input [7 : 0] VAR128);
begin
VAR175 = VAR226(VAR128) ^ VAR194(VAR128) ^ VAR30(VAR128);
end
endfunction
function [31 : 0] VAR185(input [31 : 0] VAR179);
reg [7 : 0] b0, b1, VAR88, VAR170;
reg [7 : 0] VAR71, VAR230, VAR205, VAR73;
begin
b0 = VAR179[31 : 24];
b1 = VAR179[23 : 16];
VAR88 = VAR179[15 : 08];
VAR170 = VAR179[07 : 00];
VAR71 = VAR175(b0) ^ VAR148(b1) ^ VAR193(VAR88) ^ VAR62(VAR170);
VAR230 = VAR62(b0) ^ VAR175(b1) ^ VAR148(VAR88) ^ VAR193(VAR170);
VAR205 = VAR193(b0) ^ VAR62(b1) ^ VAR175(VAR88) ^ VAR148(VAR170);
VAR73 = VAR148(b0) ^ VAR193(b1) ^ VAR62(VAR88) ^ VAR175(VAR170);
VAR185 = {VAR71, VAR230, VAR205, VAR73};
end
endfunction
function [127 : 0] VAR97(input [127 : 0] VAR55);
reg [31 : 0] VAR133, VAR134, VAR60, VAR21;
reg [31 : 0] VAR93, VAR89, VAR50, VAR31;
begin
VAR133 = VAR55[127 : 096];
VAR134 = VAR55[095 : 064];
VAR60 = VAR55[063 : 032];
VAR21 = VAR55[031 : 000];
VAR93 = VAR185(VAR133);
VAR89 = VAR185(VAR134);
VAR50 = VAR185(VAR60);
VAR31 = VAR185(VAR21);
VAR97 = {VAR93, VAR89, VAR50, VAR31};
end
endfunction
function [127 : 0] VAR11(input [127 : 0] VAR55);
reg [31 : 0] VAR133, VAR134, VAR60, VAR21;
reg [31 : 0] VAR93, VAR89, VAR50, VAR31;
begin
VAR133 = VAR55[127 : 096];
VAR134 = VAR55[095 : 064];
VAR60 = VAR55[063 : 032];
VAR21 = VAR55[031 : 000];
VAR93 = {VAR133[31 : 24], VAR21[23 : 16], VAR60[15 : 08], VAR134[07 : 00]};
VAR89 = {VAR134[31 : 24], VAR133[23 : 16], VAR21[15 : 08], VAR60[07 : 00]};
VAR50 = {VAR60[31 : 24], VAR134[23 : 16], VAR133[15 : 08], VAR21[07 : 00]};
VAR31 = {VAR21[31 : 24], VAR60[23 : 16], VAR134[15 : 08], VAR133[07 : 00]};
VAR11 = {VAR93, VAR89, VAR50, VAR31};
end
endfunction
function [127 : 0] VAR127(input [127 : 0] VAR55, input [127 : 0] VAR109);
begin
VAR127 = VAR55 ^ VAR109;
end
endfunction
reg [1 : 0] VAR5;
reg [1 : 0] VAR169;
reg VAR39;
reg VAR58;
reg VAR149;
reg [3 : 0] VAR51;
reg [3 : 0] VAR74;
reg VAR207;
reg VAR219;
reg VAR190;
reg [127 : 0] VAR29;
reg [31 : 0] VAR68;
reg [31 : 0] VAR167;
reg [31 : 0] VAR54;
reg [31 : 0] VAR49;
reg VAR118;
reg VAR111;
reg VAR19;
reg VAR199;
reg VAR178;
reg VAR172;
reg VAR24;
reg [2 : 0] VAR107;
reg [2 : 0] VAR98;
reg VAR192;
reg [31 : 0] VAR44;
wire [31 : 0] VAR188;
reg [2 : 0] VAR47;
MODULE2 MODULE1(.VAR85(VAR44), .VAR53(VAR188));
assign VAR117 = VAR51;
assign VAR234 = {VAR68, VAR167, VAR54, VAR49};
assign ready = VAR178;
always @ (posedge clk or negedge VAR70)
begin: VAR150
if (!VAR70)
begin
VAR68 <= 32'h0;
VAR167 <= 32'h0;
VAR54 <= 32'h0;
VAR49 <= 32'h0;
VAR5 <= 2'h0;
VAR51 <= 4'h0;
VAR178 <= 1'b1;
VAR107 <= VAR147;
end
else
begin
if (VAR118)
VAR68 <= VAR29[127 : 096];
if (VAR111)
VAR167 <= VAR29[095 : 064];
if (VAR19)
VAR54 <= VAR29[063 : 032];
if (VAR199)
VAR49 <= VAR29[031 : 000];
if (VAR39)
VAR5 <= VAR169;
if (VAR207)
VAR51 <= VAR74;
if (VAR24)
VAR178 <= VAR172;
if (VAR192)
VAR107 <= VAR98;
end
end
always @*
begin : VAR222
reg [127 : 0] VAR102, VAR182, VAR126;
reg [127 : 0] VAR27;
VAR182 = 128'h0;
VAR126 = 128'h0;
VAR27 = 128'h0;
VAR29 = 128'h0;
VAR44 = 32'h0;
VAR118 = 1'b0;
VAR111 = 1'b0;
VAR19 = 1'b0;
VAR199 = 1'b0;
VAR102 = {VAR68, VAR167, VAR54, VAR49};
case (VAR47)
VAR4:
begin
VAR102 = VAR103;
VAR27 = VAR127(VAR102, VAR120);
VAR182 = VAR11(VAR27);
VAR29 = VAR182;
VAR118 = 1'b1;
VAR111 = 1'b1;
VAR19 = 1'b1;
VAR199 = 1'b1;
end
VAR209:
begin
VAR29 = {VAR188, VAR188, VAR188, VAR188};
case (VAR5)
2'h0:
begin
VAR44 = VAR68;
VAR118 = 1'b1;
end
2'h1:
begin
VAR44 = VAR167;
VAR111 = 1'b1;
end
2'h2:
begin
VAR44 = VAR54;
VAR19 = 1'b1;
end
2'h3:
begin
VAR44 = VAR49;
VAR199 = 1'b1;
end
endcase end
VAR220:
begin
VAR27 = VAR127(VAR102, VAR120);
VAR126 = VAR97(VAR27);
VAR182 = VAR11(VAR126);
VAR29 = VAR182;
VAR118 = 1'b1;
VAR111 = 1'b1;
VAR19 = 1'b1;
VAR199 = 1'b1;
end
VAR165:
begin
VAR29 = VAR127(VAR102, VAR120);
VAR118 = 1'b1;
VAR111 = 1'b1;
VAR19 = 1'b1;
VAR199 = 1'b1;
end
default:
begin
end
endcase end
always @*
begin : VAR227
VAR169 = 2'h0;
VAR39 = 1'b0;
if (VAR149)
begin
VAR169 = 2'h0;
VAR39 = 1'b1;
end
else if (VAR58)
begin
VAR169 = VAR5 + 1'b1;
VAR39 = 1'b1;
end
end
always @*
begin : VAR223
VAR74 = 4'h0;
VAR207 = 1'b0;
if (VAR219)
begin
if (VAR180 == VAR36)
begin
VAR74 = VAR75;
end
else
begin
VAR74 = VAR233;
end
VAR207 = 1'b1;
end
else if (VAR190)
begin
VAR74 = VAR51 - 1'b1;
VAR207 = 1'b1;
end
end
always @*
begin: VAR46
VAR58 = 1'b0;
VAR149 = 1'b0;
VAR190 = 1'b0;
VAR219 = 1'b0;
VAR172 = 1'b0;
VAR24 = 1'b0;
VAR47 = VAR225;
VAR98 = VAR147;
VAR192 = 1'b0;
case(VAR107)
VAR147:
begin
if (VAR66)
begin
VAR219 = 1'b1;
VAR172 = 1'b0;
VAR24 = 1'b1;
VAR98 = VAR100;
VAR192 = 1'b1;
end
end
VAR100:
begin
VAR149 = 1'b1;
VAR47 = VAR4;
VAR98 = VAR146;
VAR192 = 1'b1;
end
VAR146:
begin
VAR58 = 1'b1;
VAR47 = VAR209;
if (VAR5 == 2'h3)
begin
VAR190 = 1'b1;
VAR98 = VAR208;
VAR192 = 1'b1;
end
end
VAR208:
begin
VAR149 = 1'b1;
if (VAR51 > 0)
begin
VAR47 = VAR220;
VAR98 = VAR146;
VAR192 = 1'b1;
end
else
begin
VAR47 = VAR165;
VAR172 = 1'b1;
VAR24 = 1'b1;
VAR98 = VAR147;
VAR192 = 1'b1;
end
end
default:
begin
end
endcase end
endmodule
module MODULE2(
input wire [31 : 0] VAR85,
output wire [31 : 0] VAR53
);
wire [7 : 0] VAR1 [0 : 255];
assign VAR53[31 : 24] = VAR1[VAR85[31 : 24]];
assign VAR53[23 : 16] = VAR1[VAR85[23 : 16]];
assign VAR53[15 : 08] = VAR1[VAR85[15 : 08]];
assign VAR53[07 : 00] = VAR1[VAR85[07 : 00]];
assign VAR1[8'h00] = 8'h52;
assign VAR1[8'h01] = 8'h09;
assign VAR1[8'h02] = 8'h6a;
assign VAR1[8'h03] = 8'hd5;
assign VAR1[8'h04] = 8'h30;
assign VAR1[8'h05] = 8'h36;
assign VAR1[8'h06] = 8'ha5;
assign VAR1[8'h07] = 8'h38;
assign VAR1[8'h08] = 8'hbf;
assign VAR1[8'h09] = 8'h40;
assign VAR1[8'h0a] = 8'ha3;
assign VAR1[8'h0b] = 8'h9e;
assign VAR1[8'h0c] = 8'h81;
assign VAR1[8'h0d] = 8'hf3;
assign VAR1[8'h0e] = 8'hd7;
assign VAR1[8'h0f] = 8'hfb;
assign VAR1[8'h10] = 8'h7c;
assign VAR1[8'h11] = 8'he3;
assign VAR1[8'h12] = 8'h39;
assign VAR1[8'h13] = 8'h82;
assign VAR1[8'h14] = 8'h9b;
assign VAR1[8'h15] = 8'h2f;
assign VAR1[8'h16] = 8'hff;
assign VAR1[8'h17] = 8'h87;
assign VAR1[8'h18] = 8'h34;
assign VAR1[8'h19] = 8'h8e;
assign VAR1[8'h1a] = 8'h43;
assign VAR1[8'h1b] = 8'h44;
assign VAR1[8'h1c] = 8'hc4;
assign VAR1[8'h1d] = 8'hde;
assign VAR1[8'h1e] = 8'he9;
assign VAR1[8'h1f] = 8'hcb;
assign VAR1[8'h20] = 8'h54;
assign VAR1[8'h21] = 8'h7b;
assign VAR1[8'h22] = 8'h94;
assign VAR1[8'h23] = 8'h32;
assign VAR1[8'h24] = 8'ha6;
assign VAR1[8'h25] = 8'hc2;
assign VAR1[8'h26] = 8'h23;
assign VAR1[8'h27] = 8'h3d;
assign VAR1[8'h28] = 8'hee;
assign VAR1[8'h29] = 8'h4c;
assign VAR1[8'h2a] = 8'h95;
assign VAR1[8'h2b] = 8'h0b;
assign VAR1[8'h2c] = 8'h42;
assign VAR1[8'h2d] = 8'hfa;
assign VAR1[8'h2e] = 8'hc3;
assign VAR1[8'h2f] = 8'h4e;
assign VAR1[8'h30] = 8'h08;
assign VAR1[8'h31] = 8'h2e;
assign VAR1[8'h32] = 8'ha1;
assign VAR1[8'h33] = 8'h66;
assign VAR1[8'h34] = 8'h28;
assign VAR1[8'h35] = 8'hd9;
assign VAR1[8'h36] = 8'h24;
assign VAR1[8'h37] = 8'hb2;
assign VAR1[8'h38] = 8'h76;
assign VAR1[8'h39] = 8'h5b;
assign VAR1[8'h3a] = 8'ha2;
assign VAR1[8'h3b] = 8'h49;
assign VAR1[8'h3c] = 8'h6d;
assign VAR1[8'h3d] = 8'h8b;
assign VAR1[8'h3e] = 8'hd1;
assign VAR1[8'h3f] = 8'h25;
assign VAR1[8'h40] = 8'h72;
assign VAR1[8'h41] = 8'hf8;
assign VAR1[8'h42] = 8'hf6;
assign VAR1[8'h43] = 8'h64;
assign VAR1[8'h44] = 8'h86;
assign VAR1[8'h45] = 8'h68;
assign VAR1[8'h46] = 8'h98;
assign VAR1[8'h47] = 8'h16;
assign VAR1[8'h48] = 8'hd4;
assign VAR1[8'h49] = 8'ha4;
assign VAR1[8'h4a] = 8'h5c;
assign VAR1[8'h4b] = 8'hcc;
assign VAR1[8'h4c] = 8'h5d;
assign VAR1[8'h4d] = 8'h65;
assign VAR1[8'h4e] = 8'hb6;
assign VAR1[8'h4f] = 8'h92;
assign VAR1[8'h50] = 8'h6c;
assign VAR1[8'h51] = 8'h70;
assign VAR1[8'h52] = 8'h48;
assign VAR1[8'h53] = 8'h50;
assign VAR1[8'h54] = 8'hfd;
assign VAR1[8'h55] = 8'hed;
assign VAR1[8'h56] = 8'hb9;
assign VAR1[8'h57] = 8'hda;
assign VAR1[8'h58] = 8'h5e;
assign VAR1[8'h59] = 8'h15;
assign VAR1[8'h5a] = 8'h46;
assign VAR1[8'h5b] = 8'h57;
assign VAR1[8'h5c] = 8'ha7;
assign VAR1[8'h5d] = 8'h8d;
assign VAR1[8'h5e] = 8'h9d;
assign VAR1[8'h5f] = 8'h84;
assign VAR1[8'h60] = 8'h90;
assign VAR1[8'h61] = 8'hd8;
assign VAR1[8'h62] = 8'hab;
assign VAR1[8'h63] = 8'h00;
assign VAR1[8'h64] = 8'h8c;
assign VAR1[8'h65] = 8'hbc;
assign VAR1[8'h66] = 8'hd3;
assign VAR1[8'h67] = 8'h0a;
assign VAR1[8'h68] = 8'hf7;
assign VAR1[8'h69] = 8'he4;
assign VAR1[8'h6a] = 8'h58;
assign VAR1[8'h6b] = 8'h05;
assign VAR1[8'h6c] = 8'hb8;
assign VAR1[8'h6d] = 8'hb3;
assign VAR1[8'h6e] = 8'h45;
assign VAR1[8'h6f] = 8'h06;
assign VAR1[8'h70] = 8'hd0;
assign VAR1[8'h71] = 8'h2c;
assign VAR1[8'h72] = 8'h1e;
assign VAR1[8'h73] = 8'h8f;
assign VAR1[8'h74] = 8'hca;
assign VAR1[8'h75] = 8'h3f;
assign VAR1[8'h76] = 8'h0f;
assign VAR1[8'h77] = 8'h02;
assign VAR1[8'h78] = 8'hc1;
assign VAR1[8'h79] = 8'haf;
assign VAR1[8'h7a] = 8'hbd;
assign VAR1[8'h7b] = 8'h03;
assign VAR1[8'h7c] = 8'h01;
assign VAR1[8'h7d] = 8'h13;
assign VAR1[8'h7e] = 8'h8a;
assign VAR1[8'h7f] = 8'h6b;
assign VAR1[8'h80] = 8'h3a;
assign VAR1[8'h81] = 8'h91;
assign VAR1[8'h82] = 8'h11;
assign VAR1[8'h83] = 8'h41;
assign VAR1[8'h84] = 8'h4f;
assign VAR1[8'h85] = 8'h67;
assign VAR1[8'h86] = 8'hdc;
assign VAR1[8'h87] = 8'hea;
assign VAR1[8'h88] = 8'h97;
assign VAR1[8'h89] = 8'hf2;
assign VAR1[8'h8a] = 8'hcf;
assign VAR1[8'h8b] = 8'hce;
assign VAR1[8'h8c] = 8'hf0;
assign VAR1[8'h8d] = 8'hb4;
assign VAR1[8'h8e] = 8'he6;
assign VAR1[8'h8f] = 8'h73;
assign VAR1[8'h90] = 8'h96;
assign VAR1[8'h91] = 8'hac;
assign VAR1[8'h92] = 8'h74;
assign VAR1[8'h93] = 8'h22;
assign VAR1[8'h94] = 8'he7;
assign VAR1[8'h95] = 8'had;
assign VAR1[8'h96] = 8'h35;
assign VAR1[8'h97] = 8'h85;
assign VAR1[8'h98] = 8'he2;
assign VAR1[8'h99] = 8'hf9;
assign VAR1[8'h9a] = 8'h37;
assign VAR1[8'h9b] = 8'he8;
assign VAR1[8'h9c] = 8'h1c;
assign VAR1[8'h9d] = 8'h75;
assign VAR1[8'h9e] = 8'hdf;
assign VAR1[8'h9f] = 8'h6e;
assign VAR1[8'ha0] = 8'h47;
assign VAR1[8'ha1] = 8'hf1;
assign VAR1[8'ha2] = 8'h1a;
assign VAR1[8'ha3] = 8'h71;
assign VAR1[8'ha4] = 8'h1d;
assign VAR1[8'ha5] = 8'h29;
assign VAR1[8'ha6] = 8'hc5;
assign VAR1[8'ha7] = 8'h89;
assign VAR1[8'ha8] = 8'h6f;
assign VAR1[8'ha9] = 8'hb7;
assign VAR1[8'haa] = 8'h62;
assign VAR1[8'hab] = 8'h0e;
assign VAR1[8'hac] = 8'haa;
assign VAR1[8'had] = 8'h18;
assign VAR1[8'hae] = 8'hbe;
assign VAR1[8'haf] = 8'h1b;
assign VAR1[8'hb0] = 8'hfc;
assign VAR1[8'hb1] = 8'h56;
assign VAR1[8'hb2] = 8'h3e;
assign VAR1[8'hb3] = 8'h4b;
assign VAR1[8'hb4] = 8'hc6;
assign VAR1[8'hb5] = 8'hd2;
assign VAR1[8'hb6] = 8'h79;
assign VAR1[8'hb7] = 8'h20;
assign VAR1[8'hb8] = 8'h9a;
assign VAR1[8'hb9] = 8'hdb;
assign VAR1[8'hba] = 8'hc0;
assign VAR1[8'hbb] = 8'hfe;
assign VAR1[8'hbc] = 8'h78;
assign VAR1[8'hbd] = 8'hcd;
assign VAR1[8'hbe] = 8'h5a;
assign VAR1[8'hbf] = 8'hf4;
assign VAR1[8'hc0] = 8'h1f;
assign VAR1[8'hc1] = 8'hdd;
assign VAR1[8'hc2] = 8'ha8;
assign VAR1[8'hc3] = 8'h33;
assign VAR1[8'hc4] = 8'h88;
assign VAR1[8'hc5] = 8'h07;
assign VAR1[8'hc6] = 8'hc7;
assign VAR1[8'hc7] = 8'h31;
assign VAR1[8'hc8] = 8'hb1;
assign VAR1[8'hc9] = 8'h12;
assign VAR1[8'hca] = 8'h10;
assign VAR1[8'hcb] = 8'h59;
assign VAR1[8'hcc] = 8'h27;
assign VAR1[8'hcd] = 8'h80;
assign VAR1[8'hce] = 8'hec;
assign VAR1[8'hcf] = 8'h5f;
assign VAR1[8'hd0] = 8'h60;
assign VAR1[8'hd1] = 8'h51;
assign VAR1[8'hd2] = 8'h7f;
assign VAR1[8'hd3] = 8'ha9;
assign VAR1[8'hd4] = 8'h19;
assign VAR1[8'hd5] = 8'hb5;
assign VAR1[8'hd6] = 8'h4a;
assign VAR1[8'hd7] = 8'h0d;
assign VAR1[8'hd8] = 8'h2d;
assign VAR1[8'hd9] = 8'he5;
assign VAR1[8'hda] = 8'h7a;
assign VAR1[8'hdb] = 8'h9f;
assign VAR1[8'hdc] = 8'h93;
assign VAR1[8'hdd] = 8'hc9;
assign VAR1[8'hde] = 8'h9c;
assign VAR1[8'hdf] = 8'hef;
assign VAR1[8'he0] = 8'ha0;
assign VAR1[8'he1] = 8'he0;
assign VAR1[8'he2] = 8'h3b;
assign VAR1[8'he3] = 8'h4d;
assign VAR1[8'he4] = 8'hae;
assign VAR1[8'he5] = 8'h2a;
assign VAR1[8'he6] = 8'hf5;
assign VAR1[8'he7] = 8'hb0;
assign VAR1[8'he8] = 8'hc8;
assign VAR1[8'he9] = 8'heb;
assign VAR1[8'hea] = 8'hbb;
assign VAR1[8'heb] = 8'h3c;
assign VAR1[8'hec] = 8'h83;
assign VAR1[8'hed] = 8'h53;
assign VAR1[8'hee] = 8'h99;
assign VAR1[8'hef] = 8'h61;
assign VAR1[8'hf0] = 8'h17;
assign VAR1[8'hf1] = 8'h2b;
assign VAR1[8'hf2] = 8'h04;
assign VAR1[8'hf3] = 8'h7e;
assign VAR1[8'hf4] = 8'hba;
assign VAR1[8'hf5] = 8'h77;
assign VAR1[8'hf6] = 8'hd6;
assign VAR1[8'hf7] = 8'h26;
assign VAR1[8'hf8] = 8'he1;
assign VAR1[8'hf9] = 8'h69;
assign VAR1[8'hfa] = 8'h14;
assign VAR1[8'hfb] = 8'h63;
assign VAR1[8'hfc] = 8'h55;
assign VAR1[8'hfd] = 8'h21;
assign VAR1[8'hfe] = 8'h0c;
assign VAR1[8'hff] = 8'h7d;
endmodule
module MODULE5(
input wire clk,
input wire VAR70,
input wire [255 : 0] VAR63,
input wire VAR180,
input wire VAR80,
input wire [3 : 0] VAR117,
output wire [127 : 0] VAR120,
output wire ready,
output wire [31 : 0] VAR67,
input wire [31 : 0] VAR188
);
localparam VAR64 = 1'h0;
localparam VAR36 = 1'h1;
localparam VAR153 = 10;
localparam VAR218 = 14;
localparam VAR147 = 3'h0;
localparam VAR100 = 3'h1;
localparam VAR201 = 3'h2;
localparam VAR155 = 3'h3;
reg [127 : 0] MODULE4 [0 : 14];
reg [127 : 0] VAR143;
reg VAR187;
reg [127 : 0] VAR168;
reg [127 : 0] VAR9;
reg VAR17;
reg [127 : 0] VAR112;
reg [127 : 0] VAR106;
reg VAR59;
reg [3 : 0] VAR51;
reg [3 : 0] VAR74;
reg VAR151;
reg VAR78;
reg VAR207;
reg [2 : 0] VAR231;
reg [2 : 0] VAR116;
reg VAR7;
reg VAR178;
reg VAR172;
reg VAR24;
reg [7 : 0] VAR191;
reg [7 : 0] VAR33;
reg VAR130;
reg VAR41;
reg VAR129;
reg [31 : 0] VAR44;
reg VAR83;
reg [127 : 0] VAR213;
assign VAR120 = VAR213;
assign ready = VAR178;
assign VAR67 = VAR44;
always @ (posedge clk or negedge VAR70)
begin: VAR150
integer VAR45;
if (!VAR70)
begin
for (VAR45 = 0 ; VAR45 <= VAR218 ; VAR45 = VAR45 + 1)
MODULE4 [VAR45] <= 128'h0;
VAR191 <= 8'h0;
VAR178 <= 1'b0;
VAR51 <= 4'h0;
VAR231 <= VAR147;
end
else
begin
if (VAR207)
VAR51 <= VAR74;
if (VAR24)
VAR178 <= VAR172;
if (VAR130)
VAR191 <= VAR33;
if (VAR187)
MODULE4[VAR51] <= VAR143;
if (VAR17)
VAR168 <= VAR9;
if (VAR59)
VAR112 <= VAR106;
if (VAR7)
VAR231 <= VAR116;
end
end
always @*
begin : VAR173
VAR213 = MODULE4[VAR117];
end
always @*
begin: VAR228
reg [31 : 0] VAR133, VAR134, VAR60, VAR21, VAR99, VAR8, VAR82, VAR204;
reg [31 : 0] VAR72, VAR157, VAR6, VAR23;
reg [31 : 0] VAR162, VAR87, VAR156, VAR15;
VAR143 = 128'h0;
VAR187 = 1'b0;
VAR9 = 128'h0;
VAR17 = 1'b0;
VAR106 = 128'h0;
VAR59 = 1'b0;
VAR72 = 32'h0;
VAR157 = 32'h0;
VAR6 = 32'h0;
VAR23 = 32'h0;
VAR41 = 1'b1;
VAR129 = 1'b0;
VAR133 = VAR168[127 : 096];
VAR134 = VAR168[095 : 064];
VAR60 = VAR168[063 : 032];
VAR21 = VAR168[031 : 000];
VAR99 = VAR112[127 : 096];
VAR8 = VAR112[095 : 064];
VAR82 = VAR112[063 : 032];
VAR204 = VAR112[031 : 000];
VAR162 = {VAR191, 24'h0};
VAR44 = VAR204;
VAR87 = {VAR188[23 : 00], VAR188[31 : 24]};
VAR15 = VAR87 ^ VAR162;
VAR156 = VAR188;
if (VAR83)
begin
VAR41 = 1'b0;
VAR187 = 1'b1;
case (VAR180)
VAR64:
begin
if (VAR51 == 0)
begin
VAR143 = VAR63[255 : 128];
VAR106 = VAR63[255 : 128];
VAR59 = 1'b1;
VAR129 = 1'b1;
end
else
begin
VAR72 = VAR99 ^ VAR15;
VAR157 = VAR8 ^ VAR99 ^ VAR15;
VAR6 = VAR82 ^ VAR8 ^ VAR99 ^ VAR15;
VAR23 = VAR204 ^ VAR82 ^ VAR8 ^ VAR99 ^ VAR15;
VAR143 = {VAR72, VAR157, VAR6, VAR23};
VAR106 = {VAR72, VAR157, VAR6, VAR23};
VAR59 = 1'b1;
VAR129 = 1'b1;
end
end
VAR36:
begin
if (VAR51 == 0)
begin
VAR143 = VAR63[255 : 128];
VAR9 = VAR63[255 : 128];
VAR17 = 1'b1;
end
else if (VAR51 == 1)
begin
VAR143 = VAR63[127 : 0];
VAR106 = VAR63[127 : 0];
VAR59 = 1'b1;
VAR129 = 1'b1;
end
else
begin
if (VAR51[0] == 0)
begin
VAR72 = VAR133 ^ VAR15;
VAR157 = VAR134 ^ VAR133 ^ VAR15;
VAR6 = VAR60 ^ VAR134 ^ VAR133 ^ VAR15;
VAR23 = VAR21 ^ VAR60 ^ VAR134 ^ VAR133 ^ VAR15;
end
else
begin
VAR72 = VAR133 ^ VAR156;
VAR157 = VAR134 ^ VAR133 ^ VAR156;
VAR6 = VAR60 ^ VAR134 ^ VAR133 ^ VAR156;
VAR23 = VAR21 ^ VAR60 ^ VAR134 ^ VAR133 ^ VAR156;
VAR129 = 1'b1;
end
VAR143 = {VAR72, VAR157, VAR6, VAR23};
VAR106 = {VAR72, VAR157, VAR6, VAR23};
VAR59 = 1'b1;
VAR9 = VAR112;
VAR17 = 1'b1;
end
end
default:
begin
end
endcase end
end
always @*
begin : VAR163
reg [7 : 0] VAR159;
VAR33 = 8'h00;
VAR130 = 1'b0;
VAR159 = {VAR191[6 : 0], 1'b0} ^ (8'h1b & {8{VAR191[7]}});
if (VAR41)
begin
VAR33 = 8'h8d;
VAR130 = 1'b1;
end
if (VAR129)
begin
VAR33 = VAR159[7 : 0];
VAR130 = 1'b1;
end
end
always @*
begin : VAR223
VAR74 = 4'h0;
VAR207 = 1'b0;
if (VAR151)
begin
VAR74 = 4'h0;
VAR207 = 1'b1;
end
else if (VAR78)
begin
VAR74 = VAR51 + 1'b1;
VAR207 = 1'b1;
end
end
always @*
begin: VAR2
reg [3 : 0] VAR77;
VAR172 = 1'b0;
VAR24 = 1'b0;
VAR83 = 1'b0;
VAR151 = 1'b0;
VAR78 = 1'b0;
VAR116 = VAR147;
VAR7 = 1'b0;
if (VAR180 == VAR64)
VAR77 = VAR153;
end
else
VAR77 = VAR218;
case(VAR231)
VAR147:
begin
if (VAR80)
begin
VAR172 = 1'b0;
VAR24 = 1'b1;
VAR116 = VAR100;
VAR7 = 1'b1;
end
end
VAR100:
begin
VAR151 = 1'b1;
VAR116 = VAR201;
VAR7 = 1'b1;
end
VAR201:
begin
VAR78 = 1'b1;
VAR83 = 1'b1;
if (VAR51 == VAR77)
begin
VAR116 = VAR155;
VAR7 = 1'b1;
end
end
VAR155:
begin
VAR172 = 1'b1;
VAR24 = 1'b1;
VAR116 = VAR147;
VAR7 = 1'b1;
end
default:
begin
end
endcase
end endmodule
module MODULE7(
input wire [31 : 0] VAR67,
output wire [31 : 0] VAR188
);
wire [7 : 0] VAR20 [0 : 255];
assign VAR188[31 : 24] = VAR20[VAR67[31 : 24]];
assign VAR188[23 : 16] = VAR20[VAR67[23 : 16]];
assign VAR188[15 : 08] = VAR20[VAR67[15 : 08]];
assign VAR188[07 : 00] = VAR20[VAR67[07 : 00]];
assign VAR20[8'h00] = 8'h63;
assign VAR20[8'h01] = 8'h7c;
assign VAR20[8'h02] = 8'h77;
assign VAR20[8'h03] = 8'h7b;
assign VAR20[8'h04] = 8'hf2;
assign VAR20[8'h05] = 8'h6b;
assign VAR20[8'h06] = 8'h6f;
assign VAR20[8'h07] = 8'hc5;
assign VAR20[8'h08] = 8'h30;
assign VAR20[8'h09] = 8'h01;
assign VAR20[8'h0a] = 8'h67;
assign VAR20[8'h0b] = 8'h2b;
assign VAR20[8'h0c] = 8'hfe;
assign VAR20[8'h0d] = 8'hd7;
assign VAR20[8'h0e] = 8'hab;
assign VAR20[8'h0f] = 8'h76;
assign VAR20[8'h10] = 8'hca;
assign VAR20[8'h11] = 8'h82;
assign VAR20[8'h12] = 8'hc9;
assign VAR20[8'h13] = 8'h7d;
assign VAR20[8'h14] = 8'hfa;
assign VAR20[8'h15] = 8'h59;
assign VAR20[8'h16] = 8'h47;
assign VAR20[8'h17] = 8'hf0;
assign VAR20[8'h18] = 8'had;
assign VAR20[8'h19] = 8'hd4;
assign VAR20[8'h1a] = 8'ha2;
assign VAR20[8'h1b] = 8'haf;
assign VAR20[8'h1c] = 8'h9c;
assign VAR20[8'h1d] = 8'ha4;
assign VAR20[8'h1e] = 8'h72;
assign VAR20[8'h1f] = 8'hc0;
assign VAR20[8'h20] = 8'hb7;
assign VAR20[8'h21] = 8'hfd;
assign VAR20[8'h22] = 8'h93;
assign VAR20[8'h23] = 8'h26;
assign VAR20[8'h24] = 8'h36;
assign VAR20[8'h25] = 8'h3f;
assign VAR20[8'h26] = 8'hf7;
assign VAR20[8'h27] = 8'hcc;
assign VAR20[8'h28] = 8'h34;
assign VAR20[8'h29] = 8'ha5;
assign VAR20[8'h2a] = 8'he5;
assign VAR20[8'h2b] = 8'hf1;
assign VAR20[8'h2c] = 8'h71;
assign VAR20[8'h2d] = 8'hd8;
assign VAR20[8'h2e] = 8'h31;
assign VAR20[8'h2f] = 8'h15;
assign VAR20[8'h30] = 8'h04;
assign VAR20[8'h31] = 8'hc7;
assign VAR20[8'h32] = 8'h23;
assign VAR20[8'h33] = 8'hc3;
assign VAR20[8'h34] = 8'h18;
assign VAR20[8'h35] = 8'h96;
assign VAR20[8'h36] = 8'h05;
assign VAR20[8'h37] = 8'h9a;
assign VAR20[8'h38] = 8'h07;
assign VAR20[8'h39] = 8'h12;
assign VAR20[8'h3a] = 8'h80;
assign VAR20[8'h3b] = 8'he2;
assign VAR20[8'h3c] = 8'heb;
assign VAR20[8'h3d] = 8'h27;
assign VAR20[8'h3e] = 8'hb2;
assign VAR20[8'h3f] = 8'h75;
assign VAR20[8'h40] = 8'h09;
assign VAR20[8'h41] = 8'h83;
assign VAR20[8'h42] = 8'h2c;
assign VAR20[8'h43] = 8'h1a;
assign VAR20[8'h44] = 8'h1b;
assign VAR20[8'h45] = 8'h6e;
assign VAR20[8'h46] = 8'h5a;
assign VAR20[8'h47] = 8'ha0;
assign VAR20[8'h48] = 8'h52;
assign VAR20[8'h49] = 8'h3b;
assign VAR20[8'h4a] = 8'hd6;
assign VAR20[8'h4b] = 8'hb3;
assign VAR20[8'h4c] = 8'h29;
assign VAR20[8'h4d] = 8'he3;
assign VAR20[8'h4e] = 8'h2f;
assign VAR20[8'h4f] = 8'h84;
assign VAR20[8'h50] = 8'h53;
assign VAR20[8'h51] = 8'hd1;
assign VAR20[8'h52] = 8'h00;
assign VAR20[8'h53] = 8'hed;
assign VAR20[8'h54] = 8'h20;
assign VAR20[8'h55] = 8'hfc;
assign VAR20[8'h56] = 8'hb1;
assign VAR20[8'h57] = 8'h5b;
assign VAR20[8'h58] = 8'h6a;
assign VAR20[8'h59] = 8'hcb;
assign VAR20[8'h5a] = 8'hbe;
assign VAR20[8'h5b] = 8'h39;
assign VAR20[8'h5c] = 8'h4a;
assign VAR20[8'h5d] = 8'h4c;
assign VAR20[8'h5e] = 8'h58;
assign VAR20[8'h5f] = 8'hcf;
assign VAR20[8'h60] = 8'hd0;
assign VAR20[8'h61] = 8'hef;
assign VAR20[8'h62] = 8'haa;
assign VAR20[8'h63] = 8'hfb;
assign VAR20[8'h64] = 8'h43;
assign VAR20[8'h65] = 8'h4d;
assign VAR20[8'h66] = 8'h33;
assign VAR20[8'h67] = 8'h85;
assign VAR20[8'h68] = 8'h45;
assign VAR20[8'h69] = 8'hf9;
assign VAR20[8'h6a] = 8'h02;
assign VAR20[8'h6b] = 8'h7f;
assign VAR20[8'h6c] = 8'h50;
assign VAR20[8'h6d] = 8'h3c;
assign VAR20[8'h6e] = 8'h9f;
assign VAR20[8'h6f] = 8'ha8;
assign VAR20[8'h70] = 8'h51;
assign VAR20[8'h71] = 8'ha3;
assign VAR20[8'h72] = 8'h40;
assign VAR20[8'h73] = 8'h8f;
assign VAR20[8'h74] = 8'h92;
assign VAR20[8'h75] = 8'h9d;
assign VAR20[8'h76] = 8'h38;
assign VAR20[8'h77] = 8'hf5;
assign VAR20[8'h78] = 8'hbc;
assign VAR20[8'h79] = 8'hb6;
assign VAR20[8'h7a] = 8'hda;
assign VAR20[8'h7b] = 8'h21;
assign VAR20[8'h7c] = 8'h10;
assign VAR20[8'h7d] = 8'hff;
assign VAR20[8'h7e] = 8'hf3;
assign VAR20[8'h7f] = 8'hd2;
assign VAR20[8'h80] = 8'hcd;
assign VAR20[8'h81] = 8'h0c;
assign VAR20[8'h82] = 8'h13;
assign VAR20[8'h83] = 8'hec;
assign VAR20[8'h84] = 8'h5f;
assign VAR20[8'h85] = 8'h97;
assign VAR20[8'h86] = 8'h44;
assign VAR20[8'h87] = 8'h17;
assign VAR20[8'h88] = 8'hc4;
assign VAR20[8'h89] = 8'ha7;
assign VAR20[8'h8a] = 8'h7e;
assign VAR20[8'h8b] = 8'h3d;
assign VAR20[8'h8c] = 8'h64;
assign VAR20[8'h8d] = 8'h5d;
assign VAR20[8'h8e] = 8'h19;
assign VAR20[8'h8f] = 8'h73;
assign VAR20[8'h90] = 8'h60;
assign VAR20[8'h91] = 8'h81;
assign VAR20[8'h92] = 8'h4f;
assign VAR20[8'h93] = 8'hdc;
assign VAR20[8'h94] = 8'h22;
assign VAR20[8'h95] = 8'h2a;
assign VAR20[8'h96] = 8'h90;
assign VAR20[8'h97] = 8'h88;
assign VAR20[8'h98] = 8'h46;
assign VAR20[8'h99] = 8'hee;
assign VAR20[8'h9a] = 8'hb8;
assign VAR20[8'h9b] = 8'h14;
assign VAR20[8'h9c] = 8'hde;
assign VAR20[8'h9d] = 8'h5e;
assign VAR20[8'h9e] = 8'h0b;
assign VAR20[8'h9f] = 8'hdb;
assign VAR20[8'ha0] = 8'he0;
assign VAR20[8'ha1] = 8'h32;
assign VAR20[8'ha2] = 8'h3a;
assign VAR20[8'ha3] = 8'h0a;
assign VAR20[8'ha4] = 8'h49;
assign VAR20[8'ha5] = 8'h06;
assign VAR20[8'ha6] = 8'h24;
assign VAR20[8'ha7] = 8'h5c;
assign VAR20[8'ha8] = 8'hc2;
assign VAR20[8'ha9] = 8'hd3;
assign VAR20[8'haa] = 8'hac;
assign VAR20[8'hab] = 8'h62;
assign VAR20[8'hac] = 8'h91;
assign VAR20[8'had] = 8'h95;
assign VAR20[8'hae] = 8'he4;
assign VAR20[8'haf] = 8'h79;
assign VAR20[8'hb0] = 8'he7;
assign VAR20[8'hb1] = 8'hc8;
assign VAR20[8'hb2] = 8'h37;
assign VAR20[8'hb3] = 8'h6d;
assign VAR20[8'hb4] = 8'h8d;
assign VAR20[8'hb5] = 8'hd5;
assign VAR20[8'hb6] = 8'h4e;
assign VAR20[8'hb7] = 8'ha9;
assign VAR20[8'hb8] = 8'h6c;
assign VAR20[8'hb9] = 8'h56;
assign VAR20[8'hba] = 8'hf4;
assign VAR20[8'hbb] = 8'hea;
assign VAR20[8'hbc] = 8'h65;
assign VAR20[8'hbd] = 8'h7a;
assign VAR20[8'hbe] = 8'hae;
assign VAR20[8'hbf] = 8'h08;
assign VAR20[8'hc0] = 8'hba;
assign VAR20[8'hc1] = 8'h78;
assign VAR20[8'hc2] = 8'h25;
assign VAR20[8'hc3] = 8'h2e;
assign VAR20[8'hc4] = 8'h1c;
assign VAR20[8'hc5] = 8'ha6;
assign VAR20[8'hc6] = 8'hb4;
assign VAR20[8'hc7] = 8'hc6;
assign VAR20[8'hc8] = 8'he8;
assign VAR20[8'hc9] = 8'hdd;
assign VAR20[8'hca] = 8'h74;
assign VAR20[8'hcb] = 8'h1f;
assign VAR20[8'hcc] = 8'h4b;
assign VAR20[8'hcd] = 8'hbd;
assign VAR20[8'hce] = 8'h8b;
assign VAR20[8'hcf] = 8'h8a;
assign VAR20[8'hd0] = 8'h70;
assign VAR20[8'hd1] = 8'h3e;
assign VAR20[8'hd2] = 8'hb5;
assign VAR20[8'hd3] = 8'h66;
assign VAR20[8'hd4] = 8'h48;
assign VAR20[8'hd5] = 8'h03;
assign VAR20[8'hd6] = 8'hf6;
assign VAR20[8'hd7] = 8'h0e;
assign VAR20[8'hd8] = 8'h61;
assign VAR20[8'hd9] = 8'h35;
assign VAR20[8'hda] = 8'h57;
assign VAR20[8'hdb] = 8'hb9;
assign VAR20[8'hdc] = 8'h86;
assign VAR20[8'hdd] = 8'hc1;
assign VAR20[8'hde] = 8'h1d;
assign VAR20[8'hdf] = 8'h9e;
assign VAR20[8'he0] = 8'he1;
assign VAR20[8'he1] = 8'hf8;
assign VAR20[8'he2] = 8'h98;
assign VAR20[8'he3] = 8'h11;
assign VAR20[8'he4] = 8'h69;
assign VAR20[8'he5] = 8'hd9;
assign VAR20[8'he6] = 8'h8e;
assign VAR20[8'he7] = 8'h94;
assign VAR20[8'he8] = 8'h9b;
assign VAR20[8'he9] = 8'h1e;
assign VAR20[8'hea] = 8'h87;
assign VAR20[8'heb] = 8'he9;
assign VAR20[8'hec] = 8'hce;
assign VAR20[8'hed] = 8'h55;
assign VAR20[8'hee] = 8'h28;
assign VAR20[8'hef] = 8'hdf;
assign VAR20[8'hf0] = 8'h8c;
assign VAR20[8'hf1] = 8'ha1;
assign VAR20[8'hf2] = 8'h89;
assign VAR20[8'hf3] = 8'h0d;
assign VAR20[8'hf4] = 8'hbf;
assign VAR20[8'hf5] = 8'he6;
assign VAR20[8'hf6] = 8'h42;
assign VAR20[8'hf7] = 8'h68;
assign VAR20[8'hf8] = 8'h41;
assign VAR20[8'hf9] = 8'h99;
assign VAR20[8'hfa] = 8'h2d;
assign VAR20[8'hfb] = 8'h0f;
assign VAR20[8'hfc] = 8'hb0;
assign VAR20[8'hfd] = 8'h54;
assign VAR20[8'hfe] = 8'hbb;
assign VAR20[8'hff] = 8'h16;
endmodule
module MODULE3(
input wire clk,
input wire VAR70,
input wire VAR66,
input wire VAR180,
output wire [3 : 0] VAR117,
input wire [127 : 0] VAR120,
output wire [31 : 0] VAR67,
input wire [31 : 0] VAR188,
input wire [127 : 0] VAR103,
output wire [127 : 0] VAR234,
output wire ready
);
localparam VAR64 = 1'h0;
localparam VAR36 = 1'h1;
localparam VAR233 = 4'ha;
localparam VAR75 = 4'he;
localparam VAR225 = 3'h0;
localparam VAR4 = 3'h1;
localparam VAR209 = 3'h2;
localparam VAR220 = 3'h3;
localparam VAR165 = 3'h4;
localparam VAR147 = 3'h0;
localparam VAR100 = 3'h1;
localparam VAR146 = 3'h2;
localparam VAR208 = 3'h3;
localparam VAR79 = 3'h4;
function [7 : 0] VAR30(input [7 : 0] VAR128);
begin
VAR30 = {VAR128[6 : 0], 1'b0} ^ (8'h1b & {8{VAR128[7]}});
end
endfunction
function [7 : 0] VAR91(input [7 : 0] VAR128);
begin
VAR91 = VAR30(VAR128) ^ VAR128;
end
endfunction
function [31 : 0] VAR131(input [31 : 0] VAR179);
reg [7 : 0] b0, b1, VAR88, VAR170;
reg [7 : 0] VAR71, VAR230, VAR205, VAR73;
begin
b0 = VAR179[31 : 24];
b1 = VAR179[23 : 16];
VAR88 = VAR179[15 : 08];
VAR170 = VAR179[07 : 00];
VAR71 = VAR30(b0) ^ VAR91(b1) ^ VAR88 ^ VAR170;
VAR230 = b0 ^ VAR30(b1) ^ VAR91(VAR88) ^ VAR170;
VAR205 = b0 ^ b1 ^ VAR30(VAR88) ^ VAR91(VAR170);
VAR73 = VAR91(b0) ^ b1 ^ VAR88 ^ VAR30(VAR170);
VAR131 = {VAR71, VAR230, VAR205, VAR73};
end
endfunction
function [127 : 0] VAR158(input [127 : 0] VAR55);
reg [31 : 0] VAR133, VAR134, VAR60, VAR21;
reg [31 : 0] VAR93, VAR89, VAR50, VAR31;
begin
VAR133 = VAR55[127 : 096];
VAR134 = VAR55[095 : 064];
VAR60 = VAR55[063 : 032];
VAR21 = VAR55[031 : 000];
VAR93 = VAR131(VAR133);
VAR89 = VAR131(VAR134);
VAR50 = VAR131(VAR60);
VAR31 = VAR131(VAR21);
VAR158 = {VAR93, VAR89, VAR50, VAR31};
end
endfunction
function [127 : 0] VAR154(input [127 : 0] VAR55);
reg [31 : 0] VAR133, VAR134, VAR60, VAR21;
reg [31 : 0] VAR93, VAR89, VAR50, VAR31;
begin
VAR133 = VAR55[127 : 096];
VAR134 = VAR55[095 : 064];
VAR60 = VAR55[063 : 032];
VAR21 = VAR55[031 : 000];
VAR93 = {VAR133[31 : 24], VAR134[23 : 16], VAR60[15 : 08], VAR21[07 : 00]};
VAR89 = {VAR134[31 : 24], VAR60[23 : 16], VAR21[15 : 08], VAR133[07 : 00]};
VAR50 = {VAR60[31 : 24], VAR21[23 : 16], VAR133[15 : 08], VAR134[07 : 00]};
VAR31 = {VAR21[31 : 24], VAR133[23 : 16], VAR134[15 : 08], VAR60[07 : 00]};
VAR154 = {VAR93, VAR89, VAR50, VAR31};
end
endfunction
function [127 : 0] VAR127(input [127 : 0] VAR55, input [127 : 0] VAR109);
begin
VAR127 = VAR55 ^ VAR109;
end
endfunction
reg [1 : 0] VAR5;
reg [1 : 0] VAR169;
reg VAR39;
reg VAR58;
reg VAR149;
reg [3 : 0] VAR51;
reg [3 : 0] VAR74;
reg VAR207;
reg VAR151;
reg VAR78;
reg [127 : 0] VAR29;
reg [31 : 0] VAR68;
reg [31 : 0] VAR167;
reg [31 : 0] VAR54;
reg [31 : 0] VAR49;
reg VAR118;
reg VAR111;
reg VAR19;
reg VAR199;
reg VAR178;
reg VAR172;
reg VAR24;
reg [2 : 0] VAR197;
reg [2 : 0] VAR101;
reg VAR224;
reg [2 : 0] VAR47;
reg [31 : 0] VAR140;
assign VAR117 = VAR51;
assign VAR67 = VAR140;
assign VAR234 = {VAR68, VAR167, VAR54, VAR49};
assign ready = VAR178;
always @ (posedge clk or negedge VAR70)
begin: VAR150
if (!VAR70)
begin
VAR68 <= 32'h0;
VAR167 <= 32'h0;
VAR54 <= 32'h0;
VAR49 <= 32'h0;
VAR5 <= 2'h0;
VAR51 <= 4'h0;
VAR178 <= 1'b1;
VAR197 <= VAR147;
end
else
begin
if (VAR118)
VAR68 <= VAR29[127 : 096];
if (VAR111)
VAR167 <= VAR29[095 : 064];
if (VAR19)
VAR54 <= VAR29[063 : 032];
if (VAR199)
VAR49 <= VAR29[031 : 000];
if (VAR39)
VAR5 <= VAR169;
if (VAR207)
VAR51 <= VAR74;
if (VAR24)
VAR178 <= VAR172;
if (VAR224)
VAR197 <= VAR101;
end
end
always @*
begin : VAR222
reg [127 : 0] VAR102, VAR3, VAR10;
reg [127 : 0] VAR110, VAR65, VAR125;
VAR29 = 128'h0;
VAR140 = 32'h0;
VAR118 = 1'b0;
VAR111 = 1'b0;
VAR19 = 1'b0;
VAR199 = 1'b0;
VAR102 = {VAR68, VAR167, VAR54, VAR49};
VAR3 = VAR154(VAR102);
VAR10 = VAR158(VAR3);
VAR110 = VAR127(VAR103, VAR120);
VAR65 = VAR127(VAR10, VAR120);
VAR125 = VAR127(VAR3, VAR120);
case (VAR47)
VAR4:
begin
VAR29 = VAR110;
VAR118 = 1'b1;
VAR111 = 1'b1;
VAR19 = 1'b1;
VAR199 = 1'b1;
end
VAR209:
begin
VAR29 = {VAR188, VAR188, VAR188, VAR188};
case (VAR5)
2'h0:
begin
VAR140 = VAR68;
VAR118 = 1'b1;
end
2'h1:
begin
VAR140 = VAR167;
VAR111 = 1'b1;
end
2'h2:
begin
VAR140 = VAR54;
VAR19 = 1'b1;
end
2'h3:
begin
VAR140 = VAR49;
VAR199 = 1'b1;
end
endcase end
VAR220:
begin
VAR29 = VAR65;
VAR118 = 1'b1;
VAR111 = 1'b1;
VAR19 = 1'b1;
VAR199 = 1'b1;
end
VAR165:
begin
VAR29 = VAR125;
VAR118 = 1'b1;
VAR111 = 1'b1;
VAR19 = 1'b1;
VAR199 = 1'b1;
end
default:
begin
end
endcase end
always @*
begin : VAR227
VAR169 = 2'h0;
VAR39 = 1'b0;
if (VAR149)
begin
VAR169 = 2'h0;
VAR39 = 1'b1;
end
else if (VAR58)
begin
VAR169 = VAR5 + 1'b1;
VAR39 = 1'b1;
end
end
always @*
begin : VAR223
VAR74 = 4'h0;
VAR207 = 1'b0;
if (VAR151)
begin
VAR74 = 4'h0;
VAR207 = 1'b1;
end
else if (VAR78)
begin
VAR74 = VAR51 + 1'b1;
VAR207 = 1'b1;
end
end
always @*
begin: VAR196
reg [3 : 0] VAR77;
VAR58 = 1'b0;
VAR149 = 1'b0;
VAR78 = 1'b0;
VAR151 = 1'b0;
VAR172 = 1'b0;
VAR24 = 1'b0;
VAR47 = VAR225;
VAR101 = VAR147;
VAR224 = 1'b0;
if (VAR180 == VAR36)
begin
VAR77 = VAR75;
end
else
begin
VAR77 = VAR233;
end
case(VAR197)
VAR147:
begin
if (VAR66)
begin
VAR151 = 1'b1;
VAR172 = 1'b0;
VAR24 = 1'b1;
VAR101 = VAR100;
VAR224 = 1'b1;
end
end
VAR100:
begin
VAR78 = 1'b1;
VAR149 = 1'b1;
VAR47 = VAR4;
VAR101 = VAR146;
VAR224 = 1'b1;
end
VAR146:
begin
VAR58 = 1'b1;
VAR47 = VAR209;
if (VAR5 == 2'h3)
begin
VAR101 = VAR208;
VAR224 = 1'b1;
end
end
VAR208:
begin
VAR149 = 1'b1;
VAR78 = 1'b1;
if (VAR51 < VAR77)
begin
VAR47 = VAR220;
VAR101 = VAR146;
VAR224 = 1'b1;
end
else
begin
VAR47 = VAR165;
VAR172 = 1'b1;
VAR24 = 1'b1;
VAR101 = VAR147;
VAR224 = 1'b1;
end
end
default:
begin
end
endcase end
endmodule
|
apache-2.0
|
vvk/sysrek
|
rgb2hsv/src/rx_nok/decode_nok.v
| 11,378 |
module MODULE1 # (
parameter VAR8 = "VAR12"
)
(
input wire reset, input wire VAR17, input wire VAR62, input wire VAR35, input wire VAR41, input wire VAR49, input wire VAR5, input wire VAR29, input wire VAR14, input wire VAR46, input wire VAR19, input wire VAR55, input wire VAR39,
output wire VAR31, output wire VAR43, output wire VAR6, output reg VAR64,
output reg VAR57,
output reg VAR63,
output reg VAR28,
output reg [9:0] VAR56, output reg [3:0] VAR33, output reg [7:0] VAR58);
wire VAR37;
reg VAR48;
always @ (posedge VAR62) begin
VAR48 <=VAR37;
end
reg VAR54 = 1'b0;
always @ (posedge VAR62 or posedge reset)
if (reset == 1'b1) begin
VAR54 <= 1'b0 ;
end else begin
VAR54 <=~VAR54;
end
wire VAR47;
assign VAR47 = VAR54 ^ VAR48;
wire [4:0] VAR60;
reg [4:0] VAR34;
reg [9:0] VAR25;
always @ (posedge VAR62) begin
VAR34 <=VAR60;
if(VAR47) VAR25 <={VAR60, VAR34};
end
reg VAR4 = 1'b0;
reg VAR20 = 1'b0;
wire VAR52;
always @ (posedge VAR62) begin
VAR20 <=VAR52;
VAR4 <=VAR52 & !VAR20;
end
VAR51 # (
.VAR26("VAR45"),
.VAR15("VAR21")
) VAR9 (
.VAR42(1'b1),
.VAR22(VAR49),
.VAR38(VAR5),
.VAR27(VAR35),
.VAR53(VAR41),
.reset(reset),
.VAR18(VAR62),
.VAR52(VAR4),
.VAR1(VAR60)
);
wire [9:0] VAR40 = VAR25;
VAR36 # (
.VAR8(VAR8)
) VAR11 (
.rst(reset),
.clk(VAR17),
.VAR16(VAR40),
.VAR52(VAR52),
.VAR37(VAR37),
.VAR24(VAR31)
);
assign VAR6 = 1'b0;
wire [9:0] VAR16;
VAR2 VAR7 (
.clk(VAR17),
.VAR40(VAR40),
.VAR31(VAR31),
.VAR29(VAR29),
.VAR14(VAR14),
.VAR46(VAR46),
.VAR19(VAR19),
.VAR43(VAR43),
.VAR16(VAR16)
);
parameter VAR13 = 10'b1101010100;
parameter VAR61 = 10'b0010101011;
parameter VAR59 = 10'b0101010100;
parameter VAR32 = 10'b1010101011;
wire [7:0] VAR10;
assign VAR10 = (VAR16[9]) ? ~VAR16[7:0] : VAR16[7:0];
reg VAR44 = 1'b0;
reg VAR50;
always @ (posedge VAR17) begin
VAR50 <=VAR44;
end
wire VAR23;
assign VAR23 = !VAR44 & VAR50;
reg VAR30 = 1'b0;
always @ (posedge VAR17) begin
if(VAR44)
VAR30 <=1'b0;
end
else if(VAR23 && VAR55)
VAR30 <=1'b1;
end
reg VAR3 = 1'b0;
always @ (posedge VAR17) begin
if(VAR44)
VAR3 <=1'b0;
end
else if(VAR23 && VAR39)
VAR3 <=1'b1;
end
always @ (posedge VAR17) begin
if(VAR43 && VAR46 && VAR19) begin
case (VAR16)
VAR13: begin
VAR64 <=1'b0;
VAR57 <=1'b0;
VAR63 <=1'b0;
VAR28 <=1'b0;
VAR44 <=1'b1;
end
VAR61: begin
VAR64 <=1'b1;
VAR57 <=1'b0;
VAR63 <=1'b0;
VAR28 <=1'b0;
VAR44 <=1'b1;
end
VAR59: begin
VAR64 <=1'b0;
VAR57 <=1'b1;
VAR63 <=1'b0;
VAR28 <=1'b0;
VAR44 <=1'b1;
end
VAR32: begin
VAR64 <=1'b1;
VAR57 <=1'b1;
VAR63 <=1'b0;
VAR28 <=1'b0;
VAR44 <=1'b1;
end
default: begin VAR44 <=1'b0;
if(VAR30) begin VAR58[0] <=VAR10[0];
VAR58[1] <=(VAR16[8]) ? (VAR10[1] ^ VAR10[0]) : (VAR10[1] ~^ VAR10[0]);
VAR58[2] <=(VAR16[8]) ? (VAR10[2] ^ VAR10[1]) : (VAR10[2] ~^ VAR10[1]);
VAR58[3] <=(VAR16[8]) ? (VAR10[3] ^ VAR10[2]) : (VAR10[3] ~^ VAR10[2]);
VAR58[4] <=(VAR16[8]) ? (VAR10[4] ^ VAR10[3]) : (VAR10[4] ~^ VAR10[3]);
VAR58[5] <=(VAR16[8]) ? (VAR10[5] ^ VAR10[4]) : (VAR10[5] ~^ VAR10[4]);
VAR58[6] <=(VAR16[8]) ? (VAR10[6] ^ VAR10[5]) : (VAR10[6] ~^ VAR10[5]);
VAR58[7] <=(VAR16[8]) ? (VAR10[7] ^ VAR10[6]) : (VAR10[7] ~^ VAR10[6]);
VAR28 <=1'b0;
VAR63 <=1'b1;
end else if((VAR8 == "VAR12") || VAR3) begin
case (VAR16)
10'b1010011100: begin VAR33 <=4'b0000; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b1001100011: begin VAR33 <=4'b0001; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b1011100100: begin VAR33 <=4'b0010; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b1011100010: begin VAR33 <=4'b0011; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b0101110001: begin VAR33 <=4'b0100; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b0100011110: begin VAR33 <=4'b0101; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b0110001110: begin VAR33 <=4'b0110; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b0100111100: begin VAR33 <=4'b0111; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b1011001100: begin if((VAR8 == "VAR12") && VAR50)
VAR28 <=1'b0;
end
else begin
VAR33 <=4'b1000;
VAR28 <=1'b1;
end
VAR63 <=1'b0;
end
10'b0100111001: begin VAR33 <=4'b1001; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b0110011100: begin VAR33 <=4'b1010; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b1011000110: begin VAR33 <=4'b1011; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b1010001110: begin VAR33 <=4'b1100; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b1001110001: begin VAR33 <=4'b1101; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b0101100011: begin VAR33 <=4'b1110; VAR28 <=1'b1; VAR63 <=1'b0; end
10'b1011000011: begin VAR33 <=4'b1111; VAR28 <=1'b1; VAR63 <=1'b0; end
default: begin VAR33 <=VAR33; VAR28 <=1'b0; VAR63 <=1'b0; end
endcase
end
end
endcase
VAR56 <=VAR16;
end else begin
VAR64 <= 1'b0;
VAR57 <= 1'b0;
VAR63 <= 1'b0;
VAR28 <= 1'b0;
VAR58 <= 8'h0;
VAR33 <= 4'h0;
VAR56 <= 10'h0;
end
end
endmodule
|
gpl-2.0
|
neale/MachX02
|
Voltmeter/TopModel.v
| 1,711 |
module MODULE1 (
input [7:0] VAR3,
input VAR8,
output VAR30,
output [6:0] VAR15,
output [2:0] VAR12,
output VAR22,
output VAR20,
output VAR31
);
integer VAR23;
wire clk;
wire VAR19;
reg [3:0] VAR17;
reg [3:0] VAR9;
reg [3:0] VAR2;
reg [3:0] VAR18;
wire [3:0] VAR16;
always@(*) begin
VAR23 = VAR3; VAR18 = (((VAR23 * 5000) / 255) % 10000) / 1000;
VAR2 = (((VAR23 * 5000) / 255) % 1000) / 100;
VAR9 = (((VAR23 * 5000) / 255) % 100) / 10;
VAR17 = ((VAR23 * 5000) / 255) % 10;
end
VAR26 #("2.08") VAR25 (
.VAR4(1'b0), .VAR24(clk), .VAR34()
);
VAR13 VAR29 (
.VAR8(VAR8),
.VAR11(clk),
.VAR7(VAR19)
);
VAR37 VAR10 (
.clk(clk),
.VAR8(VAR8),
.VAR5(VAR22),
.VAR6(VAR20),
.VAR21(VAR31)
);
VAR33 VAR38 (
.VAR35(VAR17),
.VAR14(VAR9),
.VAR32(VAR2),
.VAR1(VAR18),
.VAR8(VAR8),
.clk(VAR19),
.VAR36(VAR12),
.VAR28(VAR16),
.VAR30(VAR30)
);
decoder VAR27(
.VAR28(VAR16),
.VAR15(VAR15)
);
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/nor2/sky130_fd_sc_lp__nor2.pp.blackbox.v
| 1,260 |
module MODULE1 (
VAR4 ,
VAR7 ,
VAR6 ,
VAR1,
VAR3,
VAR5 ,
VAR2
);
output VAR4 ;
input VAR7 ;
input VAR6 ;
input VAR1;
input VAR3;
input VAR5 ;
input VAR2 ;
endmodule
|
apache-2.0
|
ShepardSiegel/ocpi
|
coregen/pcie_4243_trn_s6_x1_125/source/pcie_brams_s6.v
| 8,155 |
module MODULE1 #(
parameter VAR15 = 0,
parameter VAR13 = 1,
parameter VAR14 = 1,
parameter VAR6 = 1
) (
input VAR4,
input VAR10,
input VAR11,
input [11:0] VAR16,
input [35:0] VAR3,
input VAR9,
input VAR1,
input [11:0] VAR12,
output [35:0] VAR8
);
localparam VAR5 = (VAR14 > 1) ? 1 : 0;
localparam [6:0] VAR7 = ((VAR15 == 1) ? 36 :
(VAR15 == 2) ? 18 :
(VAR15 == 4) ? 9 :
4
);
localparam VAR2 = 1;
|
lgpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/tap/sky130_fd_sc_ms__tap.pp.symbol.v
| 1,217 |
module MODULE1 (
input VAR1 ,
input VAR4,
input VAR2,
input VAR3
);
endmodule
|
apache-2.0
|
iafnan/es2-hardwaresecurity
|
or1200/rtl/verilog/or1200/or1200_dmmu_tlb.v
| 8,666 |
module MODULE1(
clk, rst,
VAR15, VAR12, VAR21, VAR43, VAR33, VAR19, VAR57, VAR25, VAR16,
VAR18, VAR58, VAR10,
VAR7, VAR6, VAR23, VAR13, VAR48
);
parameter VAR32 = VAR17;
parameter VAR9 = VAR17;
input clk;
input rst;
input VAR15;
input [VAR9-1:0] VAR12;
output VAR21;
output [31:VAR56] VAR43;
output VAR33;
output VAR19;
output VAR57;
output VAR25;
output VAR16;
input VAR18;
input [VAR50 - 1:0] VAR10;
output VAR58;
input VAR7;
input VAR6;
input [31:0] VAR23;
input [31:0] VAR13;
output [31:0] VAR48;
wire [VAR41] VAR51;
wire VAR31;
wire [VAR24-1:0] VAR29;
wire VAR42;
wire VAR37;
wire [VAR30-1:0] VAR52;
wire [VAR30-1:0] VAR36;
wire VAR27;
wire VAR46;
wire [VAR38-1:0] VAR53;
wire [VAR38-1:0] VAR28;
wire VAR40;
wire VAR11;
wire VAR14 = VAR18;
wire VAR49 = VAR40;
assign VAR58 = VAR11;
assign VAR42 = VAR15 | (VAR7 & !VAR23[VAR55]);
assign VAR37 = VAR7 & VAR6 & !VAR23[VAR55];
assign VAR27 = VAR15 | (VAR7 & VAR23[VAR55]);
assign VAR46 = VAR7 & VAR6 & VAR23[VAR55];
assign VAR48 = (VAR7 & !VAR6 & !VAR23[VAR55]) ?
{VAR51, VAR29 & {VAR24{VAR31}}, {VAR3-7{1'b0}}, 1'b0, 5'b00000, VAR31} :
(VAR7 & !VAR6 & VAR23[VAR55]) ?
{VAR43, {VAR56-10{1'b0}}, VAR57, VAR25, VAR33, VAR19, {4{1'b0}}, VAR16, 1'b0} :
32'h00000000;
assign {VAR51, VAR31} = VAR36;
assign VAR52 = {VAR13[VAR41], VAR13[VAR45]};
assign {VAR43, VAR57, VAR25, VAR33, VAR19, VAR16} = VAR28;
assign VAR53 = {VAR13[31:VAR56],
VAR13[VAR54],
VAR13[VAR2],
VAR13[VAR20],
VAR13[VAR39],
VAR13[VAR59]};
assign VAR21 = (VAR51 == VAR12[VAR41]) & VAR31;
assign VAR29 = VAR7 ? VAR23[VAR24-1:0] : VAR12[VAR8];
VAR35 VAR44(
.clk(clk),
.rst(rst),
.VAR18(VAR14),
.VAR58(VAR40),
.VAR10(VAR10),
.VAR1(VAR42),
.VAR22(VAR37),
.VAR26(1'b1),
.addr(VAR29),
.VAR5(VAR52),
.VAR34(VAR36)
);
VAR4 VAR47(
.clk(clk),
.rst(rst),
.VAR18(VAR49),
.VAR58(VAR11),
.VAR10(VAR10),
.VAR1(VAR27),
.VAR22(VAR46),
.VAR26(1'b1),
.addr(VAR29),
.VAR5(VAR53),
.VAR34(VAR28)
);
endmodule
|
gpl-3.0
|
mshaklunov/mips_onemore
|
rtl/mips_fifosync.v
| 1,653 |
module MODULE1 #(parameter VAR6= 8,
parameter VAR5= 4)
(
input clk,
input rst,
input VAR9,
input[VAR6-1:0] VAR11,
input VAR7,
output[VAR6-1:0] VAR14,
output VAR13,
output VAR3
);
localparam VAR2= 1<<VAR5;
reg[VAR6-1:0] VAR12[VAR2-1:0];
reg[VAR5:0] VAR8;
reg[VAR5:0] VAR10;
assign VAR14= VAR12[VAR10[VAR5-1:0]];
assign VAR3= VAR8==VAR10;
assign VAR13= VAR8[VAR5]!=VAR10[VAR5] &
VAR8[VAR5-1:0]==VAR10[VAR5-1:0];
always @(posedge clk)
begin
if(rst)
begin
VAR8<= {(VAR5){1'b0}};
VAR10<= {(VAR5){1'b0}};
end
else
begin
VAR10<= VAR7 ? VAR10+1'b1 : VAR10;
VAR8<= VAR9 ? VAR8+1'b1 : VAR8;
end
end
generate
genvar VAR4;
for(VAR4=0; VAR4<VAR2; VAR4=VAR4+1)
begin:VAR1
always @(posedge clk)
if(rst) VAR12[VAR4]<= {(VAR6){1'b0}};
end
else VAR12[VAR4]<= VAR8[VAR5-1:0]==VAR4 & VAR9 ? VAR11 : VAR12[VAR4];
end
endgenerate
endmodule
|
mit
|
open-power/snap
|
actions/hdl_helloworld/hw/hdl/axi_lite_slave.v
| 11,962 |
module MODULE1 #(
parameter VAR37 = 32,
parameter VAR65 = 32
)(
input clk ,
input VAR31 ,
output reg VAR27 ,
input [VAR65 - 1:0] VAR2 ,
input [02:0] VAR38 ,
input VAR53 ,
output reg VAR25 ,
input [VAR37 - 1:0] VAR24 ,
input [(VAR37/8) - 1:0] VAR47 ,
input VAR12 ,
output [01:0] VAR4 ,
output reg VAR56 ,
input VAR58 ,
output reg VAR34 ,
input VAR9 ,
input [VAR65 - 1:0] VAR14 ,
input [02:0] VAR19 ,
output reg [VAR37 - 1:0] VAR1 ,
output [01:0] VAR32 ,
input VAR10 ,
output reg VAR59 ,
output VAR50 ,
output [63:0] VAR39,
output [63:0] VAR43,
output [63:0] VAR36 ,
input VAR48 ,
input VAR13 ,
input [31:0] VAR23 ,
input [31:0] VAR21 ,
output [31:0] VAR22
);
wire[31:0] VAR45;
wire[31:0] VAR30;
wire[31:0] VAR29;
wire[31:0] VAR28;
wire[63:0] VAR15;
wire[63:0] VAR7;
wire[31:0] VAR51;
reg [31:0] VAR18;
wire[31:0] VAR54;
wire[31:0] VAR11;
wire VAR46;
reg VAR17;
reg VAR26;
reg VAR40;
reg VAR64;
reg [31:0] VAR63 ;
reg [31:0] VAR57 ;
reg [31:0] VAR66 ;
reg [63:0] VAR8 ;
reg [63:0] VAR3;
reg [63:0] VAR55;
reg [63:0] VAR67 ;
reg [63:0] VAR6 ;
parameter VAR33 = 32'h00,
VAR49 = 32'h04,
VAR44 = 32'h10,
VAR61 = 32'h14,
VAR5 = 32'h20,
VAR16 = 32'h30,
VAR41 = 32'h34,
VAR62 = 32'h38,
VAR60 = 32'h48,
VAR35 = 32'h4C,
VAR52 = 32'h50,
VAR20 = 32'h54,
VAR42 = 32'h68;
assign VAR50 = VAR8[0];
assign VAR39 = VAR3;
assign VAR43 = VAR55;
assign VAR36 = VAR67;
assign VAR22 = VAR66;
always@(posedge clk)
begin
VAR6 <= {
63'd0,
VAR48
};
end
always@(posedge clk or negedge VAR31)
if(~VAR31)
VAR18 <= 32'd0;
else if(VAR53 & VAR27)
VAR18 <= VAR2;
always@(posedge clk or negedge VAR31)
if(~VAR31)
VAR27 <= 1'b0;
else if(VAR53)
VAR27 <= 1'b1;
else if(VAR12 & VAR25)
VAR27 <= 1'b0;
always@(posedge clk or negedge VAR31)
if(~VAR31)
VAR25 <= 1'b0;
else if(VAR53 & VAR27)
VAR25 <= 1'b1;
else if(VAR12)
VAR25 <= 1'b0;
assign VAR54 = {{8{VAR47[3]}},{8{VAR47[2]}},{8{VAR47[1]}},{8{VAR47[0]}}};
assign VAR45 = {(VAR24&VAR54)|(~VAR54&VAR63)};
assign VAR30 = {(VAR24&VAR54)|(~VAR54&VAR57)};
assign VAR29 = {(VAR24&VAR54)|(~VAR54&VAR66)};
assign VAR28 = {(VAR24&VAR54)|(~VAR54&VAR8)};
assign VAR15 = {(VAR24&VAR54)|(~VAR54&VAR3)};
assign VAR7 = {(VAR24&VAR54)|(~VAR54&VAR55)};
assign VAR51 = {(VAR24&VAR54)|(~VAR54&VAR67)};
always@(posedge clk or negedge VAR31)
if(~VAR31)
begin
VAR63 <= 32'd0;
VAR57 <= 32'd0;
VAR66 <= 32'd0;
VAR8 <= 64'd0;
VAR3 <= 64'd0;
VAR55 <= 64'd0;
VAR67 <= 64'd0;
end
else if(VAR12 & VAR25)
case(VAR18)
VAR33 : VAR63 <= VAR45;
VAR49 : VAR57 <= VAR30;
VAR5 : VAR66 <= VAR29;
VAR62 : VAR8 <=
{32'd0,VAR28};
VAR35 : VAR3 <=
{VAR15,VAR3[31:00]};
VAR60 : VAR3 <=
{VAR3[63:32],VAR15};
VAR20 : VAR55 <=
{VAR7,VAR55[31:00]};
VAR52 : VAR55 <=
{VAR55[63:32],VAR7};
VAR42 : VAR67 <=
{32'd0,VAR51};
default :;
endcase
assign VAR46 = ~(|(VAR8[2:0]));
always @(posedge clk or negedge VAR31) begin
if (~VAR31) begin
VAR17 <= 0;
VAR40 <= 0;
VAR64 <= 0;
VAR26 <= 0;
end else begin
VAR17 <= VAR46;
VAR64 <= VAR63[0];
if ((VAR6[0] == 1)) begin
VAR26 <= 1;
end else begin
VAR26 <= 0;
end
if ((VAR64 == 0) && (VAR63[0] == 1)) begin
VAR40 <= 1;
end
if ((VAR17 == 1) && (VAR46 == 0)) begin
VAR40 <= 0;
end
end
end
assign VAR11 = {VAR63[31:4], VAR13, VAR17, VAR26, VAR40};
always@(posedge clk or negedge VAR31)
if(~VAR31)
VAR1 <= 32'd0;
end
else if(VAR9 & VAR34)
case(VAR14)
VAR33 : VAR1 <= VAR11[31:0];
VAR49 : VAR1 <= VAR57[31:0];
VAR44 : VAR1 <= VAR23;
VAR61 : VAR1 <= VAR21;
VAR5 : VAR1 <= VAR66[31:0];
VAR16 : VAR1 <= VAR6[31:0];
VAR41 : VAR1 <= VAR6[63:32];
default : VAR1 <= 32'h5a5aa5a5;
endcase
always@(posedge clk or negedge VAR31)
if(~VAR31)
VAR34 <= 1'b1;
end
else if(VAR9)
VAR34 <= 1'b0;
else if(VAR59 & VAR10)
VAR34 <= 1'b1;
always@(posedge clk or negedge VAR31)
if(~VAR31)
VAR59 <= 1'b0;
else if (VAR9 & VAR34)
VAR59 <= 1'b1;
else if (VAR10)
VAR59 <= 1'b0;
always@(posedge clk or negedge VAR31)
if(~VAR31)
VAR56 <= 1'b0;
else if(VAR12 & VAR25)
VAR56 <= 1'b1;
else if(VAR58)
VAR56 <= 1'b0;
assign VAR4 = 2'd0;
assign VAR32 = 2'd0;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/a221oi/sky130_fd_sc_hs__a221oi.pp.symbol.v
| 1,376 |
module MODULE1 (
input VAR1 ,
input VAR2 ,
input VAR4 ,
input VAR6 ,
input VAR7 ,
output VAR3 ,
input VAR8,
input VAR5
);
endmodule
|
apache-2.0
|
CospanDesign/nysa-verilog
|
verilog/wishbone/slave/wb_spi/rtl/wb_spi.v
| 12,817 |
module MODULE1 #(
parameter VAR10 = 8
)(
input clk,
input rst,
input VAR25,
input VAR47,
input VAR13,
input [31:0] VAR49,
input [31:0] VAR36,
output reg [31:0] VAR35,
output reg VAR43,
output reg VAR63,
output [31:0] VAR23, output VAR58, output VAR37, input VAR19 );
localparam VAR18 = 2 ** VAR10;
localparam VAR70 = VAR18 / 32;
localparam VAR20 = 0;
localparam VAR69 = 1;
localparam VAR14 = 2;
localparam VAR32 = 3;
localparam VAR17 = 4;
localparam VAR67 = 5;
localparam VAR30 = 6;
localparam VAR59 = ((VAR30) + (VAR70));
reg [31:0] VAR28 = 100; reg [31:0] VAR45 = 0; reg [31:0] VAR21 = 0; reg [31:0] VAR56= 8; wire [VAR18 - 1:0] VAR5; wire [VAR18 - 1:0] VAR60;
wire VAR22; wire VAR15; wire VAR34; wire VAR50; wire VAR24; wire VAR2; wire VAR57;
wire VAR71; wire VAR46; wire posedge; wire negedge; wire VAR55; wire VAR64;
wire [31:0] VAR11;
wire [31:0] VAR41;
reg [31:0] VAR4 [(VAR70 - 1):0];
wire [31:0] VAR3 [(VAR70 - 1):0];
integer VAR39;
VAR8 VAR54 (
.VAR16 (clk ),
.rst (rst ),
.VAR34 (VAR34 ),
.enable (VAR46 ),
.VAR9 (VAR55 ),
.VAR28 (VAR28 ),
.VAR61 (VAR64 ),
.posedge (posedge ),
.negedge (negedge )
);
VAR1 #(
.VAR10 (VAR10 )
) VAR29 (
.clk (clk ),
.rst (rst ),
.VAR33 (VAR56 ),
.VAR50 (VAR50 ),
.VAR34 (VAR34 ),
.posedge (posedge ),
.negedge (negedge ),
.VAR22 (VAR22 ),
.VAR15 (VAR15 ),
.VAR46 (VAR46 ),
.VAR31 (VAR55 ),
.VAR64 (VAR64 ),
.VAR7 (VAR19 ),
.VAR52 (VAR37 ),
.VAR66 (VAR60 ),
.VAR44 (VAR5 )
);
genvar VAR40;
generate
for (VAR40 = 0; VAR40 < VAR70; VAR40 = VAR40 + 1) begin : VAR38
assign VAR60[((VAR40 << 5) + 31): (VAR40 << 5)] = VAR4[(VAR70 - 1) - VAR40];
assign VAR3[(VAR70 - 1) - VAR40] = VAR5[(VAR40 << 5) + 31: (VAR40 << 5)];
end
endgenerate
assign VAR65 = ((VAR49 >= VAR30) && (VAR49 < VAR59));
assign VAR11 = VAR65 ? (VAR49 - VAR30): 0;
assign VAR26 = (VAR49 >= VAR59) && (VAR49 < (VAR59 + (VAR70)));
assign VAR41 = VAR26 ? (VAR49 - VAR59): 0;
assign VAR22 = VAR45[VAR6];
assign VAR15 = VAR45[VAR42];
assign VAR34 = VAR45[VAR62];
assign VAR50 = VAR45[VAR51];
assign VAR24 = VAR45[VAR68];
assign VAR2 = VAR45[VAR53];
assign VAR57 = VAR45[VAR12];
assign VAR23 = ~((VAR21 & {32{VAR46 & VAR2}}) | (VAR21 & {32{!VAR2}}));
assign VAR58 = VAR57 ? ~VAR64 : VAR64;
always @ (posedge clk) begin
if (rst) begin
VAR35 <= 32'h00000000;
VAR43 <= 0;
VAR56 <= 0;
VAR45 <= 0;
VAR28 <= 100;
VAR21 <= 0;
for (VAR39 = 0; VAR39 < VAR70; VAR39 = VAR39 + 1) begin
VAR4[VAR39] <= VAR39;
end
end
else begin
if (VAR24 && VAR46 && VAR55 && posedge) begin
VAR63 <= 1;
end
else if (VAR43) begin
VAR63 <= 0;
end
if (VAR43 & ~ VAR47)begin
VAR43 <= 0;
end
if (VAR34 && VAR55 && posedge) begin
VAR45[VAR62] <= 0;
end
if (VAR47 & VAR13 & !VAR43) begin
if (VAR25 && !VAR46) begin
case (VAR49)
VAR20: begin
VAR45 <= VAR36;
end
VAR17: begin
VAR56 <= VAR36;
end
VAR14: begin
VAR28 <= VAR36;
end
VAR32: begin
VAR21 <= VAR36;
end
default: begin
end
endcase
if (VAR26) begin
VAR4[VAR41] <= VAR36;
end
end
else begin
case (VAR49)
VAR20: begin
VAR35 <= VAR45;
end
VAR17: begin
VAR35 <= VAR56;
end
VAR14: begin
VAR35 <= VAR28;
end
VAR32: begin
VAR35 <= VAR21;
end
VAR69: begin
VAR35 <= VAR48;
end
VAR67: begin
VAR35 <= VAR18;
end
default: begin
VAR35 <= 32'VAR27;
end
endcase
if (VAR65) begin
VAR35 <= VAR3[VAR11];
end
end
VAR43 <= 1;
end
end
end
endmodule
|
mit
|
hoglet67/opc
|
system/avnet_microboard/wrapper.v
| 2,526 |
module MODULE1
(
input VAR56,
output VAR46,
output [0:0] VAR8,
inout VAR26,
inout VAR44,
inout VAR3,
inout VAR24,
input VAR39,
input VAR17,
input VAR14,
input VAR34,
input VAR4,
output [3:0] VAR51,
input VAR31,
output VAR20,
inout VAR47,
input VAR25,
output [12:0] VAR30,
output [1:0] VAR57,
inout [15:0] VAR12,
output VAR21,
output VAR29,
inout VAR7,
inout VAR27,
output VAR59,
output VAR13,
output VAR16,
output VAR22,
output VAR36,
output VAR48,
output VAR11,
input VAR45,
input VAR55,
input VAR37,
input VAR32,
output VAR18,
input VAR10,
input [3:0] VAR50,
input VAR41,
input VAR38,
input VAR23,
output [3:0] VAR52,
output VAR1
);
wire [7:0] VAR5;
assign VAR51 = VAR5[3:0];
VAR40 #(
.VAR2(40000000),
.VAR53(115200),
.VAR42(7)
) VAR40 (
.clk(VAR39),
.VAR9({4'b0, VAR4, VAR34, VAR14, VAR17}),
.VAR5(VAR5),
.VAR58(VAR31),
.VAR54(VAR20),
.VAR6(),
.VAR33(),
.select(!VAR56)
);
assign VAR46 = 1'b1;
assign VAR8 = 1'b1;
assign VAR26 = 1'VAR35;
assign VAR44 = 1'VAR35;
assign VAR3 = 1'VAR35;
assign VAR24 = 1'VAR35;
assign VAR47 = 1'VAR35;
assign VAR30 = 13'b0;
assign VAR57 = 1'b0;
assign VAR12 = 16'VAR35;
assign VAR21 = 1'b0;
assign VAR29 = 1'b0;
assign VAR7 = 1'VAR35;
assign VAR27 = 1'VAR35;
assign VAR16 = 1'b0;
assign VAR22 = 1'b1;
assign VAR36 = 1'b1;
assign VAR48 = 1'b1;
assign VAR11 = 1'VAR35;
assign VAR18 = 1'b1;
assign VAR52 = 4'VAR35;
assign VAR1 = 1'b0;
VAR43 VAR15 (
.VAR28(VAR13), .VAR49(VAR59), .VAR19(1'b0)
);
endmodule
|
gpl-3.0
|
andrewandrepowell/zybo_petalinux
|
zybo_petalinux_webcam/zybo_petalinux_webcam.ip_user_files/ipstatic/axi_data_fifo_v2_1/hdl/verilog/axi_data_fifo_v2_1_axic_fifo.v
| 4,625 |
module MODULE1 #
(
parameter VAR15 = "VAR20",
parameter integer VAR6 = 5, parameter integer VAR8 = 64, parameter VAR16 = "lut" )
(
input wire VAR13, input wire VAR17, input wire [VAR8-1:0] VAR12, input wire VAR23, output wire VAR9, output wire [VAR8-1:0] VAR11, output wire VAR24, input wire VAR1 );
VAR5 #(
.VAR15(VAR15),
.VAR22(1),
.VAR6(VAR6),
.VAR8(VAR8),
.VAR16(VAR16))
VAR18 (
.clk(VAR13),
.rst(VAR17),
.VAR14(1'b0),
.VAR21(VAR23),
.VAR3(VAR9),
.VAR10(VAR12),
.VAR19(1'b0),
.VAR7(VAR1),
.VAR4(VAR24),
.VAR2(VAR11));
endmodule
|
gpl-3.0
|
jhol/butterflylogic
|
rtl/trigger.v
| 6,996 |
module MODULE1 #(
parameter integer VAR2 = 32
)(
input wire clk,
input wire rst,
input wire [3:0] VAR22, input wire [3:0] VAR20, input wire [3:0] VAR11, input wire [31:0] VAR18, input wire VAR19,
input wire VAR6,
input wire VAR7,
input wire [VAR2-1:0] VAR13, output reg VAR9, output wire VAR25 );
reg [1:0] VAR4 = 2'b00;
wire [3:0] VAR17;
assign VAR25 = |VAR17;
reg [VAR2-1:0] VAR10;
reg [VAR2-1:0] VAR15;
reg [3:0] VAR16 = 0;
reg [3:0] VAR14 = 4'b0;
wire [7:0] VAR24;
always @ (posedge clk)
begin
VAR10 <= (|VAR22 ) ? VAR18 : VAR10;
VAR15 <= (|VAR20) ? VAR18 : VAR15;
end
always @ (posedge clk, posedge rst)
if (rst) begin
VAR16 <= 0;
VAR14 <= 4'h0;
end else begin
if (|VAR14) begin
VAR16 <= VAR16 + 'b1;
if (&VAR16) VAR14 <= 4'h0;
end else begin
VAR16 <= 0;
VAR14 <= VAR14 | VAR20;
end
end
assign VAR24 = {
~|((~VAR16^VAR15[31:28])&VAR10[31:28]),
~|((~VAR16^VAR15[27:24])&VAR10[27:24]),
~|((~VAR16^VAR15[23:20])&VAR10[23:20]),
~|((~VAR16^VAR15[19:16])&VAR10[19:16]),
~|((~VAR16^VAR15[15:12])&VAR10[15:12]),
~|((~VAR16^VAR15[11: 8])&VAR10[11: 8]),
~|((~VAR16^VAR15[7 : 4])&VAR10[ 7: 4]),
~|((~VAR16^VAR15[3 : 0])&VAR10[ 3: 0])
};
wire [3:0] VAR12;
VAR5 VAR5 [3:0] (
.clk (clk),
.rst (rst),
.VAR8 (VAR13),
.VAR21 (VAR7),
.VAR14 (VAR14),
.din (VAR24),
.VAR11 (VAR11),
.VAR18(VAR18),
.VAR19 (VAR19),
.VAR23 (VAR4),
.VAR6 (VAR6),
.VAR25 (VAR17),
.VAR3 (VAR12)
);
always @(posedge clk, posedge rst)
begin : VAR1
if (rst) begin
VAR9 <= 1'b0;
VAR4 <= 2'b00;
end else begin
VAR9 <= VAR19 | VAR9;
if (|VAR12) VAR4 <= VAR4 + 'b1;
end
end
endmodule
|
gpl-2.0
|
Murailab-arch/magukara
|
cores/sfifo/rtl/sfifo.v
| 2,801 |
module MODULE1 (
clk , rst , VAR10 , VAR26 , din , VAR24 , VAR11 , dout , VAR9 , VAR14 , VAR2 );
parameter VAR6 = 8;
parameter VAR20 = 8;
parameter VAR25 = (1 << VAR20);
input clk ;
input rst ;
input VAR10 ;
input VAR26 ;
input VAR24 ;
input VAR11 ;
input [VAR6-1:0] din ;
output VAR14 ;
output VAR9 ;
output [VAR6-1:0] dout ;
output [VAR20-1:0] VAR2;
reg [VAR20-1:0] VAR1;
reg [VAR20-1:0] VAR30;
reg [VAR20 :0] VAR13;
reg [VAR6-1:0] dout ;
wire [VAR6-1:0] VAR18 ;
assign VAR14 = (VAR13 == (VAR25-1));
assign VAR9 = (VAR13 == 0);
assign VAR2 = VAR1 - VAR30;
always @ (posedge clk or posedge rst)
begin : VAR23
if (rst) begin
VAR1 <= 0;
end else if (VAR10 && VAR11 ) begin
VAR1 <= VAR1 + 1;
end
end
always @ (posedge clk or posedge rst)
begin : VAR7
if (rst) begin
VAR30 <= 0;
end else if (VAR26 && VAR24 ) begin
VAR30 <= VAR30 + 1;
end
end
always @ (posedge clk or posedge rst)
begin : VAR27
if (rst) begin
dout <= 0;
end else if (VAR26 && VAR24 ) begin
dout <= VAR18;
end
end
always @ (posedge clk or posedge rst)
begin : VAR5
if (rst) begin
VAR13 <= 0;
end else if ((VAR26 && VAR24) && !(VAR10 && VAR11)
&& (VAR13 != 0)) begin
VAR13 <= VAR13 - 1;
end else if ((VAR10 && VAR11) && !(VAR26 && VAR24)
&& (VAR13 != VAR25)) begin
VAR13 <= VAR13 + 1;
end
end
VAR4 #(VAR6,VAR20)VAR17 (
.VAR15 (VAR1) , .VAR29 (din) , .VAR8 (VAR10) , .VAR3 (VAR11) , .VAR12 (1'b0) , .VAR19 (VAR30) , .VAR16 (VAR18) , .VAR28 (VAR26) , .VAR21 (1'b0) , .VAR22 (VAR24) );
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/o211ai/sky130_fd_sc_ms__o211ai.pp.symbol.v
| 1,380 |
module MODULE1 (
input VAR9 ,
input VAR3 ,
input VAR2 ,
input VAR7 ,
output VAR6 ,
input VAR4 ,
input VAR5,
input VAR8,
input VAR1
);
endmodule
|
apache-2.0
|
trivoldus28/pulsarch-verilog
|
design/sys/iop/fpu/rtl/fpu_in.v
| 11,436 |
module MODULE1 (
VAR26,
VAR6,
VAR15,
VAR36,
VAR25,
VAR31,
VAR4,
VAR42,
VAR9,
VAR40,
VAR18,
VAR21,
VAR37,
VAR43,
VAR57,
VAR59,
VAR14,
VAR2,
VAR28,
VAR58,
VAR1,
VAR17,
VAR5,
VAR44,
VAR52,
VAR13,
VAR20,
VAR23,
VAR12,
VAR19,
VAR41,
VAR55,
VAR54,
VAR56,
VAR38,
VAR53,
VAR35,
VAR33,
VAR46,
VAR29,
VAR7,
VAR47,
VAR11,
VAR16,
VAR34,
VAR49,
VAR3,
VAR51
);
input VAR26; input [123:0] VAR6; input VAR15; input VAR36; input VAR25; input VAR31; input VAR4; input VAR42; input [154:0] VAR9; input VAR40; input VAR18; input VAR21; input VAR37;
output VAR43; output VAR57; output VAR59;
output VAR14; output VAR2; output VAR28; output [4:0] VAR58; output [1:0] VAR1; output [1:0] VAR17; output [7:0] VAR5; output VAR44; output VAR52; output VAR13; output VAR20; output VAR23; output [63:0] VAR12; output VAR19; output VAR41; output VAR55; output VAR54; output VAR56; output [63:0] VAR38;
output [4:0] VAR53; output [1:0] VAR35; output [1:0] VAR33; output [7:0] VAR46; output [68:0] VAR29; output [68:0] VAR7; output [3:0] VAR47; output [3:0] VAR11; output VAR16; output VAR34;
input VAR49; input VAR3; output VAR51;
wire VAR34; wire [3:0] VAR11; wire VAR16; wire [3:0] VAR47; wire VAR27; wire VAR32; wire VAR39; wire VAR8; wire VAR14; wire VAR2; wire VAR28; wire VAR43; wire VAR57; wire VAR59;
wire [7:0] VAR46; wire VAR22; wire [4:0] VAR58; wire [1:0] VAR1; wire [1:0] VAR17; wire [7:0] VAR5; wire VAR44; wire VAR52; wire VAR13; wire VAR20; wire VAR23; wire [63:0] VAR12; wire VAR19; wire VAR41; wire VAR55; wire VAR54; wire VAR56; wire [63:0] VAR38;
wire [4:0] VAR53; wire [1:0] VAR35; wire [1:0] VAR33; wire [68:0] VAR29; wire [68:0] VAR7;
wire VAR24;
VAR50 VAR50 (
.VAR26 (VAR26),
.VAR6 (VAR6[123:118]),
.VAR46 (VAR46[3:2]),
.VAR22 (VAR22),
.VAR15 (VAR15),
.VAR36 (VAR36),
.VAR25 (VAR25),
.VAR31 (VAR31),
.VAR4 (VAR4),
.VAR42 (VAR42),
.VAR40 (VAR40),
.VAR18 (VAR18),
.VAR21 (VAR21),
.VAR37 (VAR37),
.VAR24 (VAR24),
.VAR43 (VAR43),
.VAR57 (VAR57),
.VAR59 (VAR59),
.VAR34 (VAR34),
.VAR11 (VAR11[3:0]),
.VAR16 (VAR16),
.VAR47 (VAR47[3:0]),
.VAR27 (VAR27),
.VAR32 (VAR32),
.VAR39 (VAR39),
.VAR8 (VAR8),
.VAR14 (VAR14),
.VAR2 (VAR2),
.VAR28 (VAR28),
.VAR49 (VAR49),
.VAR3 (VAR3),
.VAR51 (VAR45)
);
VAR48 VAR48 (
.VAR24 (VAR24),
.VAR30 (VAR6[116:112]),
.VAR10 (VAR6[79:72]),
.VAR60 (VAR6[67:0]),
.VAR39 (VAR39),
.VAR8 (VAR8),
.VAR27 (VAR27),
.VAR32 (VAR32),
.VAR9 (VAR9[154:0]),
.VAR37 (VAR37),
.VAR22 (VAR22),
.VAR58 (VAR58[4:0]),
.VAR1 (VAR1[1:0]),
.VAR17 (VAR17[1:0]),
.VAR5 (VAR5[7:0]),
.VAR44 (VAR44),
.VAR52 (VAR52),
.VAR13 (VAR13),
.VAR20 (VAR20),
.VAR23 (VAR23),
.VAR12 (VAR12[63:0]),
.VAR19 (VAR19),
.VAR41 (VAR41),
.VAR55 (VAR55),
.VAR54 (VAR54),
.VAR56 (VAR56),
.VAR38 (VAR38[63:0]),
.VAR53 (VAR53[4:0]),
.VAR35 (VAR35[1:0]),
.VAR33 (VAR33[1:0]),
.VAR46 (VAR46[7:0]),
.VAR29 (VAR29[68:0]),
.VAR7 (VAR7[68:0]),
.VAR49 (VAR49),
.VAR3 (VAR45),
.VAR51 (VAR51)
);
endmodule
|
gpl-2.0
|
kramble/FPGA-Litecoin-Miner
|
experimental/CM1/pwm_fade.v
| 1,596 |
module MODULE1 (clk, VAR8, VAR5);
input VAR8;
input clk;
output VAR5;
parameter VAR4 = 8;
parameter VAR2 = 1;
parameter VAR3 = 1;
reg [VAR4-1:0] VAR1;
always @(posedge clk) VAR1 = VAR1 + 1;
reg [VAR7-1:0] VAR9 = 0;
always @(posedge clk)
if (VAR8) VAR9 = 0 - 1;
else if (|VAR9) VAR9 = VAR9 - 1;
wire [VAR4-1:0] VAR6;
assign VAR6 = VAR9[VAR7-1:VAR7-VAR4];
assign VAR5 = (VAR1 < VAR6);
endmodule
|
gpl-3.0
|
marco-c/leon-nexys2
|
grlib-gpl-1.3.4-b4140/designs/leon3-digilent-nexys4/project_1/project_1.srcs/sources_1/imports/sources/usbf/usbf_idma.v
| 21,065 |
module MODULE1( clk, rst,
VAR3, VAR44, VAR56,
VAR16, VAR10, VAR31,
VAR43, VAR53,
VAR20, VAR35,
VAR68, VAR71,
VAR17,
VAR70, VAR47, VAR60,
VAR61, VAR72, VAR37, VAR5, VAR40, VAR59
);
parameter VAR1 = 14;
input clk, rst;
input [7:0] VAR3;
input VAR44;
input VAR56;
output VAR16;
output [7:0] VAR10;
input VAR31;
input VAR43; input VAR53; input VAR20; output VAR35; input [13:0] VAR68; input VAR71; input VAR17;
input [VAR1 + 2:0] VAR70; input [13:0] VAR47; output [10:0] VAR60;
output [VAR1:0] VAR61; output [31:0] VAR72;
input [31:0] VAR37;
output VAR5;
output VAR40;
input VAR59;
parameter [7:0]
VAR42 = 8'b00000001,
VAR12 = 8'b00000010,
VAR58 = 8'b00000100,
VAR50 = 8'b00001000,
VAR21 = 8'b00010000,
VAR13 = 8'b00100000,
VAR62 = 8'b01000000,
VAR36 = 8'b10000000;
reg [7:0] state, VAR49;
reg VAR39, VAR64;
reg [VAR1:0] VAR54; reg [2:0] VAR19; reg [VAR1:0] VAR52; reg [VAR1:0] VAR38; reg [VAR1:0] VAR55; reg [2:0] VAR48; reg [13:0] VAR24; reg [10:0] VAR60; wire VAR26;
wire VAR6;
wire VAR46;
wire VAR15;
reg VAR14; reg VAR9; reg [31:0] VAR2; reg [31:0] VAR28; reg VAR8; reg VAR57;
reg VAR23; wire VAR73;
reg [7:0] VAR10; reg [31:0] VAR69, VAR63; reg VAR34;
reg VAR35;
reg VAR11;
wire VAR16; reg VAR45;
reg VAR18;
reg VAR32;
reg VAR7;
reg VAR27;
reg VAR33;
reg VAR41;
reg VAR5;
reg VAR65;
wire VAR25, VAR4;
wire VAR30;
reg VAR51;
reg VAR22;
reg [7:0] VAR29;
reg VAR67;
assign VAR40 = (VAR9 & !VAR11) | VAR18;
assign VAR72 = VAR28;
assign VAR61 = VAR54;
always @(posedge clk)
VAR5 <= VAR8;
always @(posedge clk)
VAR11 <= VAR40 & VAR59;
always @(posedge clk)
VAR22 <= VAR44;
always @(posedge clk)
VAR29 <= VAR3;
always @(posedge clk)
VAR51 <= VAR56;
always @(posedge clk)
VAR65 <= VAR51;
always @(posedge clk)
VAR39 <= VAR53;
always @(posedge clk)
VAR64 <= VAR43;
always @(posedge clk)
VAR67 <= VAR17;
always @(posedge clk)
if(VAR64 || VAR39) VAR54 <= VAR70[VAR1 + 2:2];
else VAR54 <= VAR38;
always @(posedge clk)
VAR55 <= VAR70 + { {VAR1+2-13{1'b0}}, VAR68 };
always @(VAR71 or VAR52 or VAR55)
if(VAR52 == VAR55 && VAR71) VAR38 = {VAR1+1{1'b0}};
else VAR38 = VAR52;
always @(VAR26 or VAR54)
if(VAR26) VAR52 = VAR54 + {{VAR1{1'b0}}, 1'b1};
else VAR52 = VAR54;
always @(posedge clk or negedge rst)
always @(posedge clk)
if(rst) VAR19 <= 3'h0;
else
if(VAR64 || VAR39) VAR19 <= VAR70[2:0];
else VAR19 <= VAR48;
always @(VAR6 or VAR19)
if(VAR6) VAR48 = VAR19 + 3'h1;
else VAR48 = VAR19;
assign VAR6 = VAR22 | VAR31;
assign VAR26 = !VAR41 & VAR11;
always @(posedge clk or negedge rst)
always @(posedge clk)
if(rst) VAR24 <= 14'h3fff;
else
if(VAR53 || VAR39) VAR24 <= VAR47;
else
if(VAR46) VAR24 <= VAR24 - 14'h1;
assign VAR46 = (VAR34 & VAR11) | (VAR31 & (VAR24 != 14'h0));
assign VAR73 = VAR24 == 14'h0;
always @(posedge clk)
VAR23 <= VAR73;
always @(posedge clk or negedge rst)
always @(posedge clk)
if(rst) VAR60 <= 11'h0;
else
if(VAR64) VAR60 <= 11'h0;
else
if(VAR15) VAR60 <= VAR60 + 11'h1;
assign VAR15 = VAR22;
always @(posedge clk)
VAR35 <= (VAR51 | VAR73);
always @(posedge clk)
VAR41 <= VAR57;
always @(posedge clk)
if(VAR41) VAR2 <= VAR37;
else
if(VAR22)
begin
if(VAR19[1:0] == 2'h0) VAR2[07:00] <= VAR29;
if(VAR19[1:0] == 2'h1) VAR2[15:08] <= VAR29;
if(VAR19[1:0] == 2'h2) VAR2[23:16] <= VAR29;
if(VAR19[1:0] == 2'h3) VAR2[31:24] <= VAR29;
end
always @(posedge clk)
VAR14 <= ((VAR19[1:0] == 2'h3) & VAR22) | VAR32;
always @(posedge clk)
VAR18 <= VAR14 & !VAR18;
always @(posedge clk)
if(VAR14) VAR28 <= VAR2;
always @(posedge clk)
VAR32 <= (VAR19[1:0] != 2'h0) & !VAR22 & VAR7;
always @(posedge clk)
VAR33 <= VAR51;
always @(posedge clk)
VAR27 <= VAR33;
always @(posedge clk)
if(VAR25) VAR69 <= VAR37;
always @(posedge clk)
if(VAR4) VAR63 <= VAR37;
always @(VAR48 or VAR69 or VAR63)
case(VAR48[2:0]) 3'h0: VAR10 = VAR69[07:00];
3'h1: VAR10 = VAR69[15:08];
3'h2: VAR10 = VAR69[23:16];
3'h3: VAR10 = VAR69[31:24];
3'h4: VAR10 = VAR63[07:00];
3'h5: VAR10 = VAR63[15:08];
3'h6: VAR10 = VAR63[23:16];
3'h7: VAR10 = VAR63[31:24];
endcase
assign VAR25 = !VAR54[0] & VAR11;
assign VAR4 = VAR54[0] & VAR11;
assign VAR30 = VAR19[1:0] == 2'h3;
always @(posedge clk or negedge rst)
always @(posedge clk)
if(rst) VAR45 <= 1'b0;
else
if(VAR34) VAR45 <= 1'b1;
else
if(((VAR24==14'h1) && VAR31) || VAR73) VAR45 <= 1'b0;
assign VAR16 = VAR45 | VAR67;
always @(posedge clk or negedge rst)
always @(posedge clk)
if(rst) state <= VAR42;
else state <= VAR49;
always @(state or VAR11 or VAR20 or VAR64 or VAR39 or
VAR23 or VAR32 or VAR27 or VAR65 or
VAR31 or VAR30 or VAR67)
begin
VAR49 = state; VAR9 = 1'b0;
VAR8 = 1'b0;
VAR34 = 1'b0;
VAR57 = 1'b0;
VAR7 = 1'b0;
case(state) VAR42:
begin
", );
if(rst)
begin
if(VAR64 === 1'VAR66) ", );
if(VAR39 === 1'VAR66) ", );
if(VAR20 === 1'VAR66) ", );
end
if(VAR64 && !VAR20)
begin
VAR49 = VAR12;
end
if(VAR39 && !VAR20 && !VAR67)
begin
VAR49 = VAR13;
end
end
VAR12: begin
", );
if(VAR20 === 1'VAR66) ", );
if(VAR11 === 1'VAR66) ", );
if(VAR20) VAR49 = VAR42;
end
else
if(VAR11) VAR49 = VAR58;
end
else
begin
VAR57 = 1'b1;
VAR9 = 1'b1;
end
end
VAR58:
begin
", );
if(VAR20 === 1'VAR66) ", );
if(VAR65 === 1'VAR66) ", );
VAR8 = 1'b1;
if(VAR20) VAR49 = VAR42;
end
else
if(VAR65)
begin
VAR7 = 1'b1;
VAR49 = VAR50;
end
end
VAR50:
begin
", );
if(VAR20 === 1'VAR66) ", );
if(VAR32 === 1'VAR66) ", );
if(VAR27 === 1'VAR66) ", );
VAR8 = 1'b1;
VAR7 = 1'b1;
if(VAR20) VAR49 = VAR42;
end
else
if(VAR32) VAR49 = VAR21;
else
if(VAR27) VAR49 = VAR42;
end
VAR21:
begin
", );
if(VAR11 === 1'VAR66) ", );
VAR8 = 1'b1;
if(VAR11) VAR49 = VAR42;
end
VAR13:
begin
", );
if(VAR20 === 1'VAR66) ", );
if(VAR11 === 1'VAR66) ", );
VAR9 = 1'b1;
if(VAR11) VAR34 = 1'b1;
if(VAR20) VAR49 = VAR42;
end
else
if(VAR11) VAR49 = VAR62;
end
VAR62:
begin
", );
if(VAR20 === 1'VAR66) ", );
if(VAR11 === 1'VAR66) ", );
VAR9 = 1'b1;
if(VAR20) VAR49 = VAR42;
end
else
if(VAR11) VAR49 = VAR36;
end
VAR36:
begin
", );
if(VAR20 === 1'VAR66) ", );
if(VAR23===1'VAR66) ", );
if(VAR30 === 1'VAR66) ", );
if(VAR31 === 1'VAR66) ", );
if(VAR23 || VAR20) VAR49 = VAR42;
end
else
if(VAR30 && VAR31) VAR49 = VAR62;
end
endcase
end
endmodule
|
gpl-2.0
|
EliasVansteenkiste/ConnectionRouter
|
vtr_flow/benchmarks/arithmetic/generated_circuits/FIR_filters/verilog/fir_pipe_28.v
| 21,057 |
module MODULE2 (
clk,
reset,
VAR160,
VAR75,
VAR73,
VAR38,
VAR61
);
parameter VAR52 = 18;
parameter VAR54 = 28;
parameter VAR78 = 14;
localparam VAR60 = 34;
input clk;
input reset;
input VAR160;
input VAR75;
input [VAR52-1:0] VAR73; output VAR38;
output [VAR52-1:0] VAR61;
localparam VAR151 = 18; localparam VAR66 = 36; localparam VAR89 = 17;
localparam VAR23 = 28;
reg [VAR52-1:0] VAR163;
reg [VAR52-1:0] VAR174;
reg [VAR52-1:0] VAR65;
reg [VAR52-1:0] VAR11;
reg [VAR52-1:0] VAR95;
reg [VAR52-1:0] VAR20;
reg [VAR52-1:0] VAR14;
reg [VAR52-1:0] VAR84;
reg [VAR52-1:0] VAR150;
reg [VAR52-1:0] VAR39;
reg [VAR52-1:0] VAR108;
reg [VAR52-1:0] VAR26;
reg [VAR52-1:0] VAR77;
reg [VAR52-1:0] VAR70;
always@(posedge clk) begin
VAR163 <= 18'd88;
VAR174 <= 18'd0;
VAR65 <= -18'd97;
VAR11 <= -18'd197;
VAR95 <= -18'd294;
VAR20 <= -18'd380;
VAR14 <= -18'd447;
VAR84 <= -18'd490;
VAR150 <= -18'd504;
VAR39 <= -18'd481;
VAR108 <= -18'd420;
VAR26 <= -18'd319;
VAR77 <= -18'd178;
VAR70 <= 18'd0;
end
reg [VAR60-1:0] VAR149;
always@(posedge clk or posedge reset) begin
if(reset) begin
VAR149 <= 0;
end else begin
if(VAR160) begin
VAR149 <= {VAR149[VAR60-2:0], VAR75};
end else begin
VAR149 <= VAR149;
end
end
end
wire [VAR52-1:0] VAR40;
wire [VAR52-1:0] VAR32;
wire [VAR52-1:0] VAR35;
wire [VAR52-1:0] VAR8;
wire [VAR52-1:0] VAR48;
wire [VAR52-1:0] VAR17;
wire [VAR52-1:0] VAR127;
wire [VAR52-1:0] VAR165;
wire [VAR52-1:0] VAR6;
wire [VAR52-1:0] VAR104;
wire [VAR52-1:0] VAR41;
wire [VAR52-1:0] VAR21;
wire [VAR52-1:0] VAR18;
wire [VAR52-1:0] VAR135;
wire [VAR52-1:0] VAR164;
wire [VAR52-1:0] VAR33;
wire [VAR52-1:0] VAR116;
wire [VAR52-1:0] VAR142;
wire [VAR52-1:0] VAR57;
wire [VAR52-1:0] VAR94;
wire [VAR52-1:0] VAR102;
wire [VAR52-1:0] VAR172;
wire [VAR52-1:0] VAR109;
wire [VAR52-1:0] VAR131;
wire [VAR52-1:0] VAR122;
wire [VAR52-1:0] VAR100;
wire [VAR52-1:0] VAR93;
wire [VAR52-1:0] VAR30;
MODULE1 MODULE37(
.clk(clk), .VAR160(VAR160),
.VAR3(VAR73),
.VAR103(VAR40),
.VAR128(VAR32),
.VAR123(VAR35),
.VAR68(VAR8),
.VAR130(VAR48),
.VAR90(VAR17),
.VAR168(VAR127),
.VAR129(VAR165),
.VAR118(VAR6),
.VAR107(VAR104),
.VAR91(VAR41),
.VAR171(VAR21),
.VAR64(VAR18),
.VAR55(VAR135),
.VAR111(VAR164),
.VAR101(VAR33),
.VAR51(VAR116),
.VAR82(VAR142),
.VAR121(VAR57),
.VAR146(VAR94),
.VAR49(VAR102),
.VAR31(VAR172),
.VAR138(VAR109),
.VAR120(VAR131),
.VAR85(VAR122),
.VAR46(VAR100),
.VAR157(VAR93),
.VAR170(VAR30),
.reset(reset) );
wire [VAR52-1:0] VAR125;
wire [VAR52-1:0] VAR22;
wire [VAR52-1:0] VAR124;
wire [VAR52-1:0] VAR19;
wire [VAR52-1:0] VAR24;
wire [VAR52-1:0] VAR9;
wire [VAR52-1:0] VAR158;
wire [VAR52-1:0] VAR139;
wire [VAR52-1:0] VAR45;
wire [VAR52-1:0] VAR134;
wire [VAR52-1:0] VAR59;
wire [VAR52-1:0] VAR53;
wire [VAR52-1:0] VAR154;
wire [VAR52-1:0] VAR44;
MODULE5 VAR92(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR40),
.VAR99 (VAR30),
.VAR5(VAR125)
);
MODULE5 VAR140(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR32),
.VAR99 (VAR93),
.VAR5(VAR22)
);
MODULE5 VAR58(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR35),
.VAR99 (VAR100),
.VAR5(VAR124)
);
MODULE5 VAR137(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR8),
.VAR99 (VAR122),
.VAR5(VAR19)
);
MODULE5 VAR86(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR48),
.VAR99 (VAR131),
.VAR5(VAR24)
);
MODULE5 VAR74(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR17),
.VAR99 (VAR109),
.VAR5(VAR9)
);
MODULE5 VAR15(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR127),
.VAR99 (VAR172),
.VAR5(VAR158)
);
MODULE5 VAR4(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR165),
.VAR99 (VAR102),
.VAR5(VAR139)
);
MODULE5 VAR88(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR6),
.VAR99 (VAR94),
.VAR5(VAR45)
);
MODULE5 VAR126(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR104),
.VAR99 (VAR57),
.VAR5(VAR134)
);
MODULE5 VAR72(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR41),
.VAR99 (VAR142),
.VAR5(VAR59)
);
MODULE5 VAR81(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR21),
.VAR99 (VAR116),
.VAR5(VAR53)
);
MODULE5 VAR25(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR18),
.VAR99 (VAR33),
.VAR5(VAR154)
);
MODULE5 VAR62(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR135),
.VAR99 (VAR164),
.VAR5(VAR44)
);
wire [VAR52-1:0] VAR110;
wire [VAR52-1:0] VAR112;
wire [VAR52-1:0] VAR156;
wire [VAR52-1:0] VAR7;
wire [VAR52-1:0] VAR114;
wire [VAR52-1:0] VAR161;
wire [VAR52-1:0] VAR98;
wire [VAR52-1:0] VAR50;
wire [VAR52-1:0] VAR133;
wire [VAR52-1:0] VAR113;
wire [VAR52-1:0] VAR34;
wire [VAR52-1:0] VAR63;
wire [VAR52-1:0] VAR162;
wire [VAR52-1:0] VAR12;
MODULE4 VAR119(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR125),
.VAR99 (VAR163),
.VAR5(VAR110)
);
MODULE4 VAR10(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR22),
.VAR99 (VAR174),
.VAR5(VAR112)
);
MODULE4 VAR69(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR124),
.VAR99 (VAR65),
.VAR5(VAR156)
);
MODULE4 VAR147(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR19),
.VAR99 (VAR11),
.VAR5(VAR7)
);
MODULE4 VAR155(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR24),
.VAR99 (VAR95),
.VAR5(VAR114)
);
MODULE4 VAR47(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR9),
.VAR99 (VAR20),
.VAR5(VAR161)
);
MODULE4 VAR2(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR158),
.VAR99 (VAR14),
.VAR5(VAR98)
);
MODULE4 VAR29(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR139),
.VAR99 (VAR84),
.VAR5(VAR50)
);
MODULE4 VAR173(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR45),
.VAR99 (VAR150),
.VAR5(VAR133)
);
MODULE4 VAR87(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR134),
.VAR99 (VAR39),
.VAR5(VAR113)
);
MODULE4 VAR148(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR59),
.VAR99 (VAR108),
.VAR5(VAR34)
);
MODULE4 VAR115(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR53),
.VAR99 (VAR26),
.VAR5(VAR63)
);
MODULE4 VAR71(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR154),
.VAR99 (VAR77),
.VAR5(VAR162)
);
MODULE4 VAR67(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR44),
.VAR99 (VAR70),
.VAR5(VAR12)
);
wire [VAR52-1:0] VAR28;
wire [VAR52-1:0] VAR105;
wire [VAR52-1:0] VAR152;
wire [VAR52-1:0] VAR36;
wire [VAR52-1:0] VAR1;
wire [VAR52-1:0] VAR117;
wire [VAR52-1:0] VAR141;
MODULE5 VAR76(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR110),
.VAR99 (VAR112),
.VAR5(VAR28)
);
MODULE5 VAR96(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR156),
.VAR99 (VAR7),
.VAR5(VAR105)
);
MODULE5 VAR145(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR114),
.VAR99 (VAR161),
.VAR5(VAR152)
);
MODULE5 VAR106(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR98),
.VAR99 (VAR50),
.VAR5(VAR36)
);
MODULE5 VAR37(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR133),
.VAR99 (VAR113),
.VAR5(VAR1)
);
MODULE5 VAR153(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR34),
.VAR99 (VAR63),
.VAR5(VAR117)
);
MODULE5 VAR166(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR162),
.VAR99 (VAR12),
.VAR5(VAR141)
);
wire [VAR52-1:0] VAR132;
wire [VAR52-1:0] VAR167;
wire [VAR52-1:0] VAR159;
wire [VAR52-1:0] VAR79;
MODULE5 VAR16(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR28),
.VAR99 (VAR105),
.VAR5(VAR132)
);
MODULE5 VAR143(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR152),
.VAR99 (VAR36),
.VAR5(VAR167)
);
MODULE5 VAR43(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR1),
.VAR99 (VAR117),
.VAR5(VAR159)
);
MODULE3 VAR169(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR141),
.VAR5(VAR79)
);
wire [VAR52-1:0] VAR136;
wire [VAR52-1:0] VAR56;
MODULE5 VAR97(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR132),
.VAR99 (VAR167),
.VAR5(VAR136)
);
MODULE5 VAR42(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR159),
.VAR99 (VAR79),
.VAR5(VAR56)
);
wire [VAR52-1:0] VAR13;
MODULE5 VAR80(
.clk(clk), .VAR160(VAR160),
.VAR27 (VAR136),
.VAR99 (VAR56),
.VAR5(VAR13)
);
assign VAR61 = VAR13;
assign VAR38 = VAR149[VAR60-1];
endmodule
module MODULE1 (
clk,
VAR160,
VAR3,
VAR103,
VAR128,
VAR123,
VAR68,
VAR130,
VAR90,
VAR168,
VAR129,
VAR118,
VAR107,
VAR91,
VAR171,
VAR64,
VAR55,
VAR111,
VAR101,
VAR51,
VAR82,
VAR121,
VAR146,
VAR49,
VAR31,
VAR138,
VAR120,
VAR85,
VAR46,
VAR157,
VAR170,
reset);
parameter VAR144 = 1;
input clk;
input VAR160;
input [VAR144-1:0] VAR3;
output [VAR144-1:0] VAR103;
output [VAR144-1:0] VAR128;
output [VAR144-1:0] VAR123;
output [VAR144-1:0] VAR68;
output [VAR144-1:0] VAR130;
output [VAR144-1:0] VAR90;
output [VAR144-1:0] VAR168;
output [VAR144-1:0] VAR129;
output [VAR144-1:0] VAR118;
output [VAR144-1:0] VAR107;
output [VAR144-1:0] VAR91;
output [VAR144-1:0] VAR171;
output [VAR144-1:0] VAR64;
output [VAR144-1:0] VAR55;
output [VAR144-1:0] VAR111;
output [VAR144-1:0] VAR101;
output [VAR144-1:0] VAR51;
output [VAR144-1:0] VAR82;
output [VAR144-1:0] VAR121;
output [VAR144-1:0] VAR146;
output [VAR144-1:0] VAR49;
output [VAR144-1:0] VAR31;
output [VAR144-1:0] VAR138;
output [VAR144-1:0] VAR120;
output [VAR144-1:0] VAR85;
output [VAR144-1:0] VAR46;
output [VAR144-1:0] VAR157;
output [VAR144-1:0] VAR170;
reg [VAR144-1:0] VAR103;
reg [VAR144-1:0] VAR128;
reg [VAR144-1:0] VAR123;
reg [VAR144-1:0] VAR68;
reg [VAR144-1:0] VAR130;
reg [VAR144-1:0] VAR90;
reg [VAR144-1:0] VAR168;
reg [VAR144-1:0] VAR129;
reg [VAR144-1:0] VAR118;
reg [VAR144-1:0] VAR107;
reg [VAR144-1:0] VAR91;
reg [VAR144-1:0] VAR171;
reg [VAR144-1:0] VAR64;
reg [VAR144-1:0] VAR55;
reg [VAR144-1:0] VAR111;
reg [VAR144-1:0] VAR101;
reg [VAR144-1:0] VAR51;
reg [VAR144-1:0] VAR82;
reg [VAR144-1:0] VAR121;
reg [VAR144-1:0] VAR146;
reg [VAR144-1:0] VAR49;
reg [VAR144-1:0] VAR31;
reg [VAR144-1:0] VAR138;
reg [VAR144-1:0] VAR120;
reg [VAR144-1:0] VAR85;
reg [VAR144-1:0] VAR46;
reg [VAR144-1:0] VAR157;
reg [VAR144-1:0] VAR170;
input reset;
always@(posedge clk or posedge reset) begin
if(reset) begin
VAR103 <= 0;
VAR128 <= 0;
VAR123 <= 0;
VAR68 <= 0;
VAR130 <= 0;
VAR90 <= 0;
VAR168 <= 0;
VAR129 <= 0;
VAR118 <= 0;
VAR107 <= 0;
VAR91 <= 0;
VAR171 <= 0;
VAR64 <= 0;
VAR55 <= 0;
VAR111 <= 0;
VAR101 <= 0;
VAR51 <= 0;
VAR82 <= 0;
VAR121 <= 0;
VAR146 <= 0;
VAR49 <= 0;
VAR31 <= 0;
VAR138 <= 0;
VAR120 <= 0;
VAR85 <= 0;
VAR46 <= 0;
VAR157 <= 0;
VAR170 <= 0;
end else begin
if(VAR160) begin
VAR103 <= VAR3;
VAR128 <= VAR103;
VAR123 <= VAR128;
VAR68 <= VAR123;
VAR130 <= VAR68;
VAR90 <= VAR130;
VAR168 <= VAR90;
VAR129 <= VAR168;
VAR118 <= VAR129;
VAR107 <= VAR118;
VAR91 <= VAR107;
VAR171 <= VAR91;
VAR64 <= VAR171;
VAR55 <= VAR64;
VAR111 <= VAR55;
VAR101 <= VAR111;
VAR51 <= VAR101;
VAR82 <= VAR51;
VAR121 <= VAR82;
VAR146 <= VAR121;
VAR49 <= VAR146;
VAR31 <= VAR49;
VAR138 <= VAR31;
VAR120 <= VAR138;
VAR85 <= VAR120;
VAR46 <= VAR85;
VAR157 <= VAR46;
VAR170 <= VAR157;
end end
end
endmodule
module MODULE5 (
clk,
VAR160,
VAR27,
VAR99,
VAR5);
input clk;
input VAR160;
input [17:0] VAR27;
input [17:0] VAR99;
output [17:0] VAR5;
reg [17:0] VAR5;
always @(posedge clk) begin
if(VAR160) begin
VAR5 <= VAR27 + VAR99;
end
end
endmodule
module MODULE4 (
clk,
VAR160,
VAR27,
VAR99,
VAR5);
input clk;
input VAR160;
input [17:0] VAR27;
input [17:0] VAR99;
output [17:0] VAR5;
reg [17:0] VAR5;
always @(posedge clk) begin
if(VAR160) begin
VAR5 <= VAR27 * VAR99;
end
end
endmodule
module MODULE3 (
clk,
VAR160,
VAR27,
VAR5);
input clk;
input VAR160;
input [17:0] VAR27;
output [17:0] VAR5;
reg [17:0] VAR5;
always @(posedge clk) begin
if(VAR160) begin
VAR5 <= VAR27;
end
end
endmodule
|
mit
|
lokisz/openzcore
|
pippo-riscv/rtl/verilog/pippo_div_uu.v
| 3,109 |
module MODULE1(
clk, VAR19,
VAR1, VAR14, VAR16, VAR7,
VAR9, VAR2
);
parameter VAR11 = 64;
parameter VAR3 = VAR11 /2;
input clk;
input VAR19;
input [VAR11 -1:0] VAR1; input [VAR3 -1:0] VAR14; output [VAR3 -1:0] VAR16; output [VAR3 -1:0] VAR7; output VAR9;
output VAR2;
reg [VAR3-1:0] VAR16;
reg [VAR3-1:0] VAR7;
reg VAR9;
reg VAR2;
function [VAR11:0] VAR20;
input [VAR11:0] VAR22;
input [VAR11:0] VAR5;
begin
if(VAR22[VAR11])
VAR20 = {VAR22[VAR11-1:0], 1'b0} + VAR5;
end
else
VAR20 = {VAR22[VAR11-1:0], 1'b0} - VAR5;
end
endfunction
function [VAR3-1:0] VAR6;
input [VAR3-1:0] VAR21;
input [VAR11:0] VAR22;
begin
VAR6 = {VAR21[VAR3-2:0], ~VAR22[VAR11]};
end
endfunction
function [VAR3-1:0] VAR23;
input [VAR11:0] VAR22;
input [VAR11:0] VAR5;
reg [VAR11:0] VAR10;
begin
if(VAR22[VAR11])
VAR10 = VAR22 + VAR5;
end
else
VAR10 = VAR22;
VAR23 = VAR10[VAR11-1:VAR11-VAR3];
end
endfunction
reg [VAR3-1:0] VAR17 [VAR3-1:0];
reg [VAR11:0] VAR13 [VAR3:0];
reg [VAR11:0] VAR4 [VAR3:0];
reg [VAR3:0] VAR24, VAR15;
integer VAR12, VAR25, VAR8, VAR18;
always @(VAR14)
VAR4[0] <= {1'b0, VAR14, {(VAR11-VAR3){1'b0}} };
always @(posedge clk)
if(VAR19)
for(VAR12=1; VAR12 <= VAR3; VAR12=VAR12+1)
VAR4[VAR12] <= VAR4[VAR12-1];
always @(VAR1)
VAR13[0] <= VAR1;
always @(posedge clk)
if(VAR19)
for(VAR25=1; VAR25 <= VAR3; VAR25=VAR25+1)
VAR13[VAR25] <= VAR20(VAR13[VAR25-1], VAR4[VAR25-1]);
always @(posedge clk)
VAR17[0] <= 0;
always @(posedge clk)
if(VAR19)
for(VAR8=1; VAR8 < VAR3; VAR8=VAR8+1)
VAR17[VAR8] <= VAR6(VAR17[VAR8-1], VAR13[VAR8]);
always @(posedge clk)
if(VAR19)
VAR16 <= VAR6(VAR17[VAR3-1], VAR13[VAR3]);
always @(posedge clk)
if(VAR19)
VAR7 <= VAR23(VAR13[VAR3], VAR4[VAR3]);
always @(VAR1 or VAR14)
begin
VAR15[0] <= ~|VAR14; VAR24[0] <= ~|VAR14;
end
always @(posedge clk)
if(VAR19)
for(VAR18=1; VAR18 <= VAR3; VAR18=VAR18+1)
begin
VAR15[VAR18] <= VAR15[VAR18-1];
VAR24[VAR18] <= VAR24[VAR18-1];
end
always @(posedge clk)
if(VAR19)
VAR2 <= VAR15[VAR3];
always @(posedge clk)
if(VAR19)
VAR9 <= VAR24[VAR3];
endmodule
|
gpl-2.0
|
stpr18/verilog-processor
|
register.v
| 1,680 |
module MODULE3 #(parameter VAR5 = 16, parameter VAR4 = {VAR5{1'VAR2}}) (input clk, input [VAR5-1:0] VAR9, output reg [VAR5-1:0] VAR3, input [1:0] VAR6);
VAR1 VAR3 <= VAR4;
always @(clk) begin
case (VAR6)
2'b01 : begin
VAR3[VAR5/2-1 : 0] <= VAR9[VAR5/2-1 : 0];
end
2'b10 : begin
VAR3[VAR5-1 : VAR5/2] <= VAR9[VAR5-1 : VAR5/2];
end
2'b11 : begin
VAR3 <= VAR9;
end
endcase
end
endmodule
module MODULE2 #(parameter VAR5 = 16) (input clk, input [VAR5-1:0] VAR9, output reg [VAR5-1:0] VAR3);
always @(clk) begin
VAR3 <= VAR9;
end
endmodule
module MODULE5 #(parameter VAR5 = 16) (input clk, input [VAR5-1:0] VAR9, output reg [VAR5-1:0] VAR3, input VAR6, input [1:0] VAR7);
VAR1 VAR3 <= 0;
always @(clk) begin
case (VAR7)
2'b00 : begin
if (VAR6)
VAR3 <= VAR9;
end
2'b01 : VAR3 <= VAR3 + 2;
2'b10 : VAR3 <= VAR3 + 4;
2'b11 : VAR3 <= VAR3 + 6;
endcase
end
endmodule
module MODULE1 #(parameter VAR5 = 16) (input clk, input [VAR5-1:0] VAR9, output reg [VAR5-1:0] VAR3, input VAR6);
always @(clk) begin
if (VAR6) begin
VAR3 <= VAR9;
end
end
endmodule
module MODULE4;
reg clk;
reg [1:0] VAR6;
wire [15:0] VAR8;
reg [15:0] VAR10;
MODULE3 MODULE3(clk, VAR10, VAR8, VAR6);
|
unlicense
|
olofk/wb_streamer
|
rtl/verilog/wb_stream_writer_cfg.v
| 2,056 |
module MODULE1
parameter VAR20 = 32)
(
input VAR9,
input VAR4,
input [4:0] VAR16,
input [VAR20-1:0] VAR21,
input [VAR20/8-1:0] VAR15,
input VAR19 ,
input VAR12,
input VAR17,
input [2:0] VAR7,
input [1:0] VAR3,
output [VAR20-1:0] VAR8,
output reg VAR2,
output VAR10,
output reg irq,
input VAR6,
output reg enable,
input [VAR20-1:0] VAR18,
output reg [VAR13-1:0] VAR1,
output reg [VAR13-1:0] VAR11,
output reg [VAR13-1:0] VAR5);
reg VAR14;
always @(posedge VAR9)
if (VAR4)
VAR14 <= 0;
else
VAR14 <= VAR6;
assign VAR8 = VAR16[4:2] == 0 ? {{(VAR20-2){1'b0}}, irq, VAR6} :
VAR16[4:2] == 1 ? VAR1 :
VAR16[4:2] == 2 ? VAR11 :
VAR16[4:2] == 3 ? VAR5 :
VAR16[4:2] == 4 ? VAR18*4 :
0;
always @(posedge VAR9) begin
if (VAR2)
VAR2 <= 0;
end
else if (VAR12 & VAR17 & !VAR2)
VAR2 <= 1;
enable <= 0;
if (VAR17 & VAR12 & VAR19 & VAR2) begin
case (VAR16[4:2])
0 : begin
if (VAR21[0]) enable <= 1;
if (VAR21[1]) irq <= 0;
end
1 : VAR1 <= VAR21;
2 : VAR11 <= VAR21;
3 : VAR5 <= VAR21;
default : ;
endcase
end
if (!VAR6 & VAR14)
irq <= 1;
if (VAR4) begin
VAR2 <= 0;
enable <= 1'b0;
VAR1 <= 0;
VAR11 <= 0;
VAR5 <= 0;
irq <= 0;
end
end
assign VAR10 = 0;
endmodule
|
lgpl-3.0
|
skatpgusskat/KoreaUnivHomework_2015_1
|
Computer Architecture/Homework/Lab09/mem_beh.v
| 4,675 |
module MODULE1(addr,VAR1,VAR2, VAR6, VAR5, clk);
parameter VAR4 = 4096;
input clk;
input [31:0] addr, VAR1;
output [31:0] VAR2;
reg [31:0] VAR2;
input VAR6, VAR5;
reg [31:0] memory[VAR4-1:0];
integer VAR3;
|
mit
|
Microsoft/Sora
|
FPGA/MIMO/rtl/pcie_userapp_wrapper/Sora_Fast_Radio_Link/RCB_FRL_OSERDES.v
| 4,029 |
module MODULE1(VAR17, VAR32, VAR16, VAR5, VAR20, VAR22);
output VAR17;
input VAR32, VAR16;
input [7:0] VAR5;
input VAR20, VAR22;
wire VAR1, VAR11;
VAR14 VAR2 (
.VAR17(VAR17), .VAR9(), .VAR34(), .VAR4(), .VAR32(VAR32), .VAR16(VAR16), .VAR8(VAR5[7]), .VAR24(VAR5[6]), .VAR6(VAR5[5]), .VAR23(VAR5[4]), .VAR25(VAR5[3]), .VAR35(VAR5[2]), .VAR20(VAR20), .VAR18(1'b0), .VAR19(VAR1), .VAR21(VAR11), .VAR22(VAR22), .VAR7(), .VAR30(), .VAR3(), .VAR36(), .VAR12(1'b1) );
VAR14 VAR27 (
.VAR17(), .VAR9(VAR1), .VAR34(VAR11), .VAR4(), .VAR32(VAR32), .VAR16(VAR16), .VAR8(), .VAR24(), .VAR6(VAR5[1]), .VAR23(VAR5[0]), .VAR25(), .VAR35(), .VAR20(VAR20), .VAR18(1'b0), .VAR19(), .VAR21(), .VAR22(VAR22), .VAR7(), .VAR30(), .VAR3(), .VAR36(), .VAR12(1'b1) );
endmodule
|
bsd-2-clause
|
Cosmos-OpenSSD/Cosmos-plus-OpenSSD
|
project/Predefined/2Ch8Way-1.0.0/OpenSSD2_2Ch8Way-1.0.0/OpenSSD2.srcs/sources_1/bd/OpenSSD2/ip/OpenSSD2_Tiger4SharedKES_0_0/synth/OpenSSD2_Tiger4SharedKES_0_0.v
| 10,903 |
module MODULE1 (
VAR36,
VAR16,
VAR5,
VAR12,
VAR40,
VAR34,
VAR48,
VAR9,
VAR15,
VAR20,
VAR32,
VAR45,
VAR31,
VAR29,
VAR7,
VAR10,
VAR39,
VAR13,
VAR33,
VAR26,
VAR19,
VAR38,
VAR24,
VAR2,
VAR17,
VAR8,
VAR46,
VAR11,
VAR41,
VAR43,
VAR28,
VAR23,
VAR21,
VAR3,
VAR30,
VAR35,
VAR49,
VAR6,
VAR47,
VAR44,
VAR25,
VAR22
);
input wire VAR36;
input wire VAR16;
output wire VAR5;
input wire [1 : 0] VAR12;
input wire [1 : 0] VAR40;
input wire [647 : 0] VAR34;
input wire VAR48;
output wire VAR9;
output wire [1 : 0] VAR15;
output wire [1 : 0] VAR20;
output wire [17 : 0] VAR32;
output wire [359 : 0] VAR45;
output wire VAR31;
input wire [1 : 0] VAR29;
input wire [1 : 0] VAR7;
input wire [647 : 0] VAR10;
input wire VAR39;
output wire VAR13;
output wire [1 : 0] VAR33;
output wire [1 : 0] VAR26;
output wire [17 : 0] VAR19;
output wire [359 : 0] VAR38;
output wire VAR24;
input wire [1 : 0] VAR2;
input wire [1 : 0] VAR17;
input wire [647 : 0] VAR8;
input wire VAR46;
output wire VAR11;
output wire [1 : 0] VAR41;
output wire [1 : 0] VAR43;
output wire [17 : 0] VAR28;
output wire [359 : 0] VAR23;
output wire VAR21;
input wire [1 : 0] VAR3;
input wire [1 : 0] VAR30;
input wire [647 : 0] VAR35;
input wire VAR49;
output wire VAR6;
output wire [1 : 0] VAR47;
output wire [1 : 0] VAR44;
output wire [17 : 0] VAR25;
output wire [359 : 0] VAR22;
VAR42 #(
.VAR27(4),
.VAR14(2),
.VAR37(12),
.VAR1(9),
.VAR18(27),
.VAR4(15)
) VAR50 (
.VAR36(VAR36),
.VAR16(VAR16),
.VAR5(VAR5),
.VAR12(VAR12),
.VAR40(VAR40),
.VAR34(VAR34),
.VAR48(VAR48),
.VAR9(VAR9),
.VAR15(VAR15),
.VAR20(VAR20),
.VAR32(VAR32),
.VAR45(VAR45),
.VAR31(VAR31),
.VAR29(VAR29),
.VAR7(VAR7),
.VAR10(VAR10),
.VAR39(VAR39),
.VAR13(VAR13),
.VAR33(VAR33),
.VAR26(VAR26),
.VAR19(VAR19),
.VAR38(VAR38),
.VAR24(VAR24),
.VAR2(VAR2),
.VAR17(VAR17),
.VAR8(VAR8),
.VAR46(VAR46),
.VAR11(VAR11),
.VAR41(VAR41),
.VAR43(VAR43),
.VAR28(VAR28),
.VAR23(VAR23),
.VAR21(VAR21),
.VAR3(VAR3),
.VAR30(VAR30),
.VAR35(VAR35),
.VAR49(VAR49),
.VAR6(VAR6),
.VAR47(VAR47),
.VAR44(VAR44),
.VAR25(VAR25),
.VAR22(VAR22)
);
endmodule
|
gpl-3.0
|
takeshineshiro/fpga_linear_128
|
R_SEQ_bb.v
| 5,069 |
module MODULE1 (
address,
VAR2,
VAR1);
input [7:0] address;
input VAR2;
output [127:0] VAR1;
endmodule
|
mit
|
jameshegarty/rigel
|
platform/camera/vsrc/vfifo64x1024.v
| 13,773 |
module MODULE1(
rst,
VAR130,
VAR118,
din,
VAR268,
VAR88,
dout,
VAR250,
VAR368,
VAR50
);
input rst;
input VAR130;
input VAR118;
input [63 : 0] din;
input VAR268;
input VAR88;
output [63 : 0] dout;
output VAR250;
output VAR368;
output [10 : 0] VAR50;
VAR323 #(
.VAR245(0),
.VAR34(0),
.VAR205(0),
.VAR71(0),
.VAR122(0),
.VAR169(0),
.VAR52(0),
.VAR204(32),
.VAR425(1),
.VAR214(1),
.VAR187(1),
.VAR181(64),
.VAR243(4),
.VAR163(1),
.VAR247(0),
.VAR174(1),
.VAR235(64),
.VAR27(4),
.VAR200(8),
.VAR223(4),
.VAR236(4),
.VAR25(4),
.VAR154(0),
.VAR302(0),
.VAR116(0),
.VAR105(10),
.VAR312("VAR303"),
.VAR140(64),
.VAR401(1),
.VAR107(32),
.VAR61(64),
.VAR324(32),
.VAR180(64),
.VAR422(2),
.VAR256("0"),
.VAR341(64),
.VAR383(0),
.VAR6(1),
.VAR144(0),
.VAR304(0),
.VAR82(0),
.VAR67(0),
.VAR360(0),
.VAR246(0),
.VAR145(0),
.VAR167("VAR81"),
.VAR413(1),
.VAR202(0),
.VAR137(0),
.VAR80(0),
.VAR113(0),
.VAR346(0),
.VAR260(0),
.VAR308(0),
.VAR106(0),
.VAR419(0),
.VAR252(0),
.VAR161(0),
.VAR212(0),
.VAR226(0),
.VAR392(0),
.VAR378(1),
.VAR75(0),
.VAR198(0),
.VAR124(0),
.VAR26(0),
.VAR384(0),
.VAR352(0),
.VAR376(0),
.VAR69(0),
.VAR280(0),
.VAR297(0),
.VAR266(0),
.VAR94(0),
.VAR49(0),
.VAR111(0),
.VAR115(0),
.VAR157(0),
.VAR99(0),
.VAR132(0),
.VAR221(0),
.VAR43(0),
.VAR60(1),
.VAR101(0),
.VAR178(1),
.VAR237(0),
.VAR271(0),
.VAR114(0),
.VAR3(0),
.VAR164(0),
.VAR363(0),
.VAR139(0),
.VAR119(2),
.VAR355(1),
.VAR288(1),
.VAR404(1),
.VAR76(1),
.VAR46(1),
.VAR97(1),
.VAR382(0),
.VAR402(0),
.VAR357(1),
.VAR62("VAR303"),
.VAR186(1),
.VAR160(0),
.VAR33(0),
.VAR373(0),
.VAR36(1),
.VAR208("1kx36"),
.VAR176(4),
.VAR407(1022),
.VAR29(1022),
.VAR147(1022),
.VAR91(1022),
.VAR233(1022),
.VAR310(1022),
.VAR213(5),
.VAR273(0),
.VAR136(0),
.VAR72(0),
.VAR364(0),
.VAR371(0),
.VAR385(0),
.VAR285(0),
.VAR156(1023),
.VAR184(1023),
.VAR399(1023),
.VAR231(1023),
.VAR2(1023),
.VAR284(1023),
.VAR362(1023),
.VAR108(1022),
.VAR314(0),
.VAR348(0),
.VAR300(0),
.VAR331(0),
.VAR287(0),
.VAR386(0),
.VAR353(0),
.VAR329(0),
.VAR59(11),
.VAR251(1024),
.VAR263(1),
.VAR190(10),
.VAR74(0),
.VAR261(0),
.VAR311(0),
.VAR78(0),
.VAR37(0),
.VAR264(0),
.VAR333(0),
.VAR220(2),
.VAR134(0),
.VAR216(0),
.VAR55(0),
.VAR227(0),
.VAR30(0),
.VAR5(0),
.VAR177(0),
.VAR267(0),
.VAR292(0),
.VAR4(0),
.VAR337(0),
.VAR63(0),
.VAR393(0),
.VAR298(0),
.VAR410(1),
.VAR98(0),
.VAR367(0),
.VAR175(0),
.VAR148(0),
.VAR70(11),
.VAR339(1024),
.VAR259(1024),
.VAR395(16),
.VAR159(1024),
.VAR255(16),
.VAR224(1024),
.VAR126(16),
.VAR172(1),
.VAR319(10),
.VAR326(10),
.VAR10(4),
.VAR278(10),
.VAR379(4),
.VAR340(10),
.VAR128(4),
.VAR155(1),
.VAR240(0)
)
VAR209 (
.VAR230(rst),
.VAR9(VAR130),
.VAR321(VAR118),
.VAR275(din),
.VAR162(VAR268),
.VAR325(VAR88),
.VAR17(dout),
.VAR249(VAR250),
.VAR396(VAR368),
.VAR344(VAR50),
.VAR343(),
.VAR265(),
.VAR320(),
.VAR123(),
.VAR217(),
.VAR225(),
.VAR7(),
.VAR411(),
.VAR232(),
.VAR112(),
.VAR165(),
.VAR291(),
.VAR258(),
.VAR146(),
.VAR427(),
.VAR120(),
.VAR92(),
.VAR253(),
.VAR19(),
.VAR349(),
.VAR73(),
.VAR334(),
.VAR387(),
.VAR32(),
.VAR358(),
.VAR152(),
.VAR16(),
.VAR197(),
.VAR388(),
.VAR171(),
.VAR195(),
.VAR100(),
.VAR86(),
.VAR121(),
.VAR95(),
.VAR330(),
.VAR414(),
.VAR66(),
.VAR38(),
.VAR85(),
.VAR35(),
.VAR56(),
.VAR20(),
.VAR89(),
.VAR241(),
.VAR39(),
.VAR127(),
.VAR53(),
.VAR1(),
.VAR24(),
.VAR151(),
.VAR153(),
.VAR424(),
.VAR377(),
.VAR415(),
.VAR102(),
.VAR428(),
.VAR420(),
.VAR290(),
.VAR412(),
.VAR338(),
.VAR84(),
.VAR366(),
.VAR295(),
.VAR193(),
.VAR299(),
.VAR96(),
.VAR269(),
.VAR188(),
.VAR23(),
.VAR51(),
.VAR229(),
.VAR42(),
.VAR189(),
.VAR104(),
.VAR48(),
.VAR194(),
.VAR68(),
.VAR222(),
.VAR372(),
.VAR150(),
.VAR44(),
.VAR191(),
.VAR54(),
.VAR391(),
.VAR234(),
.VAR375(),
.VAR327(),
.VAR286(),
.VAR22(),
.VAR394(),
.VAR423(),
.VAR13(),
.VAR277(),
.VAR279(),
.VAR12(),
.VAR77(),
.VAR426(),
.VAR90(),
.VAR306(),
.VAR242(),
.VAR389(),
.VAR350(),
.VAR416(),
.VAR199(),
.VAR294(),
.VAR417(),
.VAR87(),
.VAR282(),
.VAR64(),
.VAR109(),
.VAR381(),
.VAR289(),
.VAR244(),
.VAR301(),
.VAR28(),
.VAR228(),
.VAR18(),
.VAR380(),
.VAR201(),
.VAR421(),
.VAR166(),
.VAR328(),
.VAR356(),
.VAR276(),
.VAR11(),
.VAR135(),
.VAR79(),
.VAR138(),
.VAR125(),
.VAR293(),
.VAR272(),
.VAR57(),
.VAR21(),
.VAR354(),
.VAR313(),
.VAR390(),
.VAR58(),
.VAR40(),
.VAR133(),
.VAR274(),
.VAR369(),
.VAR296(),
.VAR307(),
.VAR45(),
.VAR47(),
.VAR332(),
.VAR203(),
.VAR403(),
.VAR281(),
.VAR143(),
.VAR65(),
.VAR8(),
.VAR248(),
.VAR129(),
.VAR359(),
.VAR182(),
.VAR219(),
.VAR196(),
.VAR316(),
.VAR318(),
.VAR83(),
.VAR192(),
.VAR110(),
.VAR183(),
.VAR206(),
.VAR335(),
.VAR103(),
.VAR317(),
.VAR351(),
.VAR215(),
.VAR336(),
.VAR41(),
.VAR374(),
.VAR283(),
.VAR149(),
.VAR93(),
.VAR365(),
.VAR342(),
.VAR238(),
.VAR361(),
.VAR315(),
.VAR142(),
.VAR210(),
.VAR168(),
.VAR270(),
.VAR173(),
.VAR408(),
.VAR409(),
.VAR405(),
.VAR185(),
.VAR305(),
.VAR254(),
.VAR397(),
.VAR158(),
.VAR211(),
.VAR131(),
.VAR309(),
.VAR117(),
.VAR322(),
.VAR418(),
.VAR31(),
.VAR179(),
.VAR257(),
.VAR262(),
.VAR239(),
.VAR141(),
.VAR207(),
.VAR370(),
.VAR14(),
.VAR398(),
.VAR218(),
.VAR347(),
.VAR400(),
.VAR406(),
.VAR345(),
.VAR170(),
.VAR15()
);
endmodule
|
mit
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0
|
cells/dffrsnq/gf180mcu_fd_sc_mcu9t5v0__dffrsnq_4.behavioral.v
| 8,879 |
module MODULE1( VAR25, VAR49, VAR81, VAR42, VAR26 );
input VAR25, VAR49, VAR42, VAR81;
output VAR26;
reg VAR69;
VAR72 VAR57(.VAR25(VAR25),.VAR49(VAR49),.VAR81(VAR81),.VAR42(VAR42),.VAR26(VAR26),.VAR69(VAR69));
VAR72 VAR62(.VAR25(VAR25),.VAR49(VAR49),.VAR81(VAR81),.VAR42(VAR42),.VAR26(VAR26),.VAR69(VAR69));
not VAR9(VAR22,VAR49);
and VAR85(VAR24,VAR42,VAR22);
and VAR29(VAR16,VAR81,VAR24);
and VAR3(VAR54,VAR42,VAR49);
and VAR60(VAR6,VAR81,VAR54);
and VAR53(VAR75,VAR81,VAR42);
buf VAR86(VAR35,VAR81);
not VAR55(VAR56,VAR25);
not VAR82(VAR1,VAR49);
and VAR23(VAR64,VAR1,VAR56);
and VAR83(VAR34,VAR81,VAR64);
not VAR2(VAR19,VAR25);
and VAR59(VAR66,VAR49,VAR19);
and VAR88(VAR44,VAR81,VAR66);
not VAR13(VAR10,VAR49);
and VAR31(VAR80,VAR10,VAR25);
and VAR41(VAR84,VAR81,VAR80);
and VAR77(VAR46,VAR49,VAR25);
and VAR8(VAR58,VAR81,VAR46);
not VAR65(VAR30,VAR25);
not VAR68(VAR67,VAR49);
and VAR63(VAR21,VAR67,VAR30);
not VAR52(VAR61,VAR25);
and VAR78(VAR37,VAR49,VAR61);
not VAR40(VAR43,VAR49);
and VAR7(VAR5,VAR43,VAR25);
and VAR18(VAR87,VAR49,VAR25);
buf VAR20(VAR11,VAR42);
not VAR4(VAR76,VAR25);
not VAR15(VAR27,VAR49);
and VAR74(VAR89,VAR27,VAR76);
and VAR73(VAR45,VAR42,VAR89);
not VAR36(VAR51,VAR25);
and VAR28(VAR70,VAR49,VAR51);
and VAR39(VAR12,VAR42,VAR70);
not VAR48(VAR38,VAR49);
and VAR47(VAR14,VAR38,VAR25);
and VAR50(VAR71,VAR42,VAR14);
and VAR17(VAR79,VAR49,VAR25);
and VAR33(VAR32,VAR42,VAR79);
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/or4/sky130_fd_sc_hs__or4_2.v
| 2,104 |
module MODULE2 (
VAR5 ,
VAR1 ,
VAR9 ,
VAR2 ,
VAR8 ,
VAR4,
VAR7
);
output VAR5 ;
input VAR1 ;
input VAR9 ;
input VAR2 ;
input VAR8 ;
input VAR4;
input VAR7;
VAR6 VAR3 (
.VAR5(VAR5),
.VAR1(VAR1),
.VAR9(VAR9),
.VAR2(VAR2),
.VAR8(VAR8),
.VAR4(VAR4),
.VAR7(VAR7)
);
endmodule
module MODULE2 (
VAR5,
VAR1,
VAR9,
VAR2,
VAR8
);
output VAR5;
input VAR1;
input VAR9;
input VAR2;
input VAR8;
supply1 VAR4;
supply0 VAR7;
VAR6 VAR3 (
.VAR5(VAR5),
.VAR1(VAR1),
.VAR9(VAR9),
.VAR2(VAR2),
.VAR8(VAR8)
);
endmodule
|
apache-2.0
|
rkrajnc/minimig-de1
|
rtl/minimig/Beamcounter.v
| 11,295 |
module MODULE1
(
input clk, input reset, input VAR15, input VAR20, input VAR34, input VAR27, input [15:0] VAR14, output reg [15:0] VAR16, input [8:1] VAR47, output reg [8:0] VAR26, output reg [10:0] VAR22, output reg VAR39, output reg VAR11, output VAR5, output reg VAR7, output VAR3, output VAR21, output VAR37, output VAR12, output reg VAR6, output [8:1] VAR1 );
reg VAR10;
reg VAR46;
reg VAR2; reg VAR25; reg VAR17; reg VAR32;
parameter VAR43 = 9'h004;
parameter VAR30 = 9'h02A;
parameter VAR13 = 9'h006;
parameter VAR19 = 9'h02C;
parameter VAR9 = 9'h1DC;
parameter VAR29 = 9'h100;
parameter VAR38 = 17+4+4; parameter VAR23 = 29+4+4; parameter VAR31 = 63-1+4+4; parameter VAR42 = 103-5+4; parameter VAR33 = 256+4+4; parameter VAR36 = 2; parameter VAR18 = 5; parameter VAR4 = 0;
wire [10:0] VAR45; wire [8:0] VAR24;
reg VAR44;
wire VAR35;
reg VAR8; wire VAR40; reg VAR28; wire VAR41;
assign VAR1 = 8'd227 - 8'd1; assign VAR45 = VAR25 ? 11'd312 - 11'd1 : 11'd262 - 11'd1; assign VAR24 = VAR25 ? 9'd25 : 9'd20;
always @(VAR47 or VAR2 or VAR17 or VAR22 or VAR26 or VAR20 or VAR34)
if (VAR47[8:1]==VAR43[8:1] || VAR47[8:1]==VAR30[8:1])
VAR16[15:0] = {VAR2,1'b0,VAR34,VAR20,4'b0000,VAR17,4'b0000,VAR22[10:8]};
else if (VAR47[8:1]==VAR13[8:1] || VAR47[8:1]==VAR19[8:1])
VAR16[15:0] = {VAR22[7:0],VAR26[8:1]};
else
VAR16[15:0] = 0;
always @(posedge clk)
if (reset)
VAR10 <= 1'b0;
else if (VAR47[8:1] == VAR29[8:1])
VAR10 <= VAR14[1];
always @(posedge clk)
if (reset)
VAR46 <= 1'b0;
else if (VAR47[8:1]==VAR29[8:1])
VAR46 <= VAR14[2];
always @(posedge clk)
if (reset)
VAR25 <= ~VAR20;
else if (VAR47[8:1]==VAR9[8:1] && VAR34)
VAR25 <= VAR14[5];
always @(posedge clk)
if (VAR26[8:0]=={VAR1[8:1],1'b0})
VAR44 <= 1'b1;
else
VAR44 <= 1'b0;
always @(posedge clk)
if (VAR47[8:1]==VAR19[8:1])
VAR26[8:1] <= VAR14[7:0];
else if (VAR44)
VAR26[8:1] <= 0;
else if (VAR15 && (~VAR10 || |VAR26[8:1]))
VAR26[8:1] <= VAR26[8:1] + 1'b1;
always @(VAR15)
VAR26[0] = VAR15;
always @(posedge clk)
if (VAR44)
if (VAR25)
VAR17 <= 1'b0;
else
VAR17 <= ~VAR17;
always @(posedge clk)
if (VAR26==2) VAR8 <= 1'b1;
else
VAR8 <= 1'b0;
assign VAR37 = VAR8;
always @(posedge clk)
if (VAR47[8:1]==VAR30[8:1])
VAR22[10:8] <= VAR14[2:0];
else if (VAR47[8:1]==VAR19[8:1])
VAR22[7:0] <= VAR14[15:8];
else if (VAR8)
if (VAR41)
VAR22 <= 0;
else
VAR22 <= VAR22 + 1'b1;
always @(posedge clk)
if (reset)
VAR2 <= 1'b1;
else if (VAR47[8:1]==VAR30[8:1])
VAR2 <= VAR14[15];
else if (VAR35 && VAR46) VAR2 <= ~VAR2;
assign VAR40 = VAR22==VAR45 ? 1'b1 : 1'b0;
always @(posedge clk)
if (VAR8)
if (VAR2 && VAR40)
VAR28 <= 1'b1;
else
VAR28 <= 1'b0;
assign VAR41 = VAR2 ? VAR28 : VAR40;
assign VAR35 = VAR8 & VAR41;
assign VAR12 = VAR35;
always @(posedge clk)
VAR6 <= VAR26==8 && VAR22==(VAR27 ? 1 : 0) ? 1'b1 : 1'b0;
always @(posedge clk)
if (VAR26==VAR23) VAR39 <= 1'b0;
else if (VAR26==VAR31) VAR39 <= 1'b1;
always @(posedge clk)
if ((VAR22==VAR36 && VAR26==VAR23 && !VAR2) || (VAR22==VAR36 && VAR26==VAR33 && VAR2))
VAR11 <= 1'b0;
else if ((VAR22==VAR18 && VAR26==VAR33 && !VAR2) || (VAR22==VAR18+1 && VAR26==VAR23 && VAR2))
VAR11 <= 1'b1;
always @(posedge clk) if (VAR26==VAR23-(VAR31-VAR23)) VAR32 <= 1'b1;
else if (VAR26==VAR23) VAR32 <= 1'b0;
assign VAR5 = VAR39 & VAR11 | VAR32;
assign VAR3 = VAR22 <= VAR24 ? 1'b1 : 1'b0;
assign VAR21 = VAR22==VAR24 ? 1'b1 : 1'b0;
always @(posedge clk)
if (VAR26==VAR38) VAR7 <= 1'b1;
else if (VAR26==VAR42) VAR7 <= VAR3;
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/and3b/sky130_fd_sc_ls__and3b.functional.v
| 1,381 |
module MODULE1 (
VAR6 ,
VAR3,
VAR9 ,
VAR8
);
output VAR6 ;
input VAR3;
input VAR9 ;
input VAR8 ;
wire VAR5 ;
wire VAR2;
not VAR7 (VAR5 , VAR3 );
and VAR4 (VAR2, VAR8, VAR5, VAR9 );
buf VAR1 (VAR6 , VAR2 );
endmodule
|
apache-2.0
|
chenm001/connectal
|
verilog/altera/BRAM1BE.v
| 4,336 |
module MODULE1(VAR14,
VAR13,
VAR1,
VAR6,
VAR15,
VAR12
);
parameter VAR7 = 0;
parameter VAR4 = 1;
parameter VAR8 = 1;
parameter VAR9 = 1;
parameter VAR3 = 1;
parameter VAR2 = 1;
input VAR14;
input VAR13;
input [VAR3-1:0] VAR1;
input [VAR4-1:0] VAR6;
input [VAR8-1:0] VAR15;
output [VAR8-1:0] VAR12;
reg [VAR8-1:0] VAR5[0:VAR2-1];
reg [VAR8-1:0] VAR10;
reg [VAR8-1:0] VAR11;
|
mit
|
HarmonInstruments/verilog
|
primitives/iddr_wrap.v
| 1,172 |
module MODULE1(input VAR6, input VAR14, output[1:0] VAR15);
VAR16 #(.VAR10("VAR8"), .VAR21("VAR11")) VAR18
(.VAR22(VAR15[0]), .VAR1(VAR15[1]),
.VAR17(VAR6),
.VAR20(1'b1),
.VAR2(VAR14),
.VAR3(1'b0), .VAR19(1'b0));
VAR5 #(.VAR9("VAR4"), .VAR21("VAR11")) VAR13
(.VAR7(VAR15[0]), .VAR22(VAR15[1]),
.VAR4(VAR6), .VAR12(~VAR6),
.VAR20(1'b1),
.VAR2(VAR14),
.VAR3(1'b0), .VAR19(1'b0)
);
endmodule
|
gpl-3.0
|
ncos/Xilinx-Verilog
|
INTERFACES/src/ARINC429/dectohexstr.v
| 2,458 |
module MODULE2(
input [23:0] in,
output [127:0] out
);
assign out[127:48] = " ";
MODULE1 MODULE3
(
.in(in[7:0]),
.out(out[15:0])
);
MODULE1 MODULE2
(
.in(in[15:8]),
.out(out[31:16])
);
MODULE1 MODULE1
(
.in(in[23:16]),
.out(out[47:32])
);
endmodule
module MODULE1(
input [7:0] in,
output [15:0] out
);
wire[3:0] VAR8;
wire[7:4] VAR9;
assign VAR8 = in[3:0];
assign VAR9 = in[7:4];
assign out[7:0] = (VAR8 == 4'd0) ? "0" :
(VAR8 == 4'd1) ? "1" :
(VAR8 == 4'd2) ? "2" :
(VAR8 == 4'd3) ? "3" :
(VAR8 == 4'd4) ? "4" :
(VAR8 == 4'd5) ? "5" :
(VAR8 == 4'd6) ? "6" :
(VAR8 == 4'd7) ? "7" :
(VAR8 == 4'd8) ? "8" :
(VAR8 == 4'd9) ? "9" :
(VAR8 == 4'd10) ? "VAR1" :
(VAR8 == 4'd11) ? "VAR5" :
(VAR8 == 4'd12) ? "VAR6" :
(VAR8 == 4'd13) ? "VAR11" :
(VAR8 == 4'd14) ? "VAR10" : "VAR4";
assign out[15:8]= (VAR9 == 4'd0) ? "0" :
(VAR9 == 4'd1) ? "1" :
(VAR9 == 4'd2) ? "2" :
(VAR9 == 4'd3) ? "3" :
(VAR9 == 4'd4) ? "4" :
(VAR9 == 4'd5) ? "5" :
(VAR9 == 4'd6) ? "6" :
(VAR9 == 4'd7) ? "7" :
(VAR9 == 4'd8) ? "8" :
(VAR9 == 4'd9) ? "9" :
(VAR9 == 4'd10) ? "VAR1" :
(VAR9 == 4'd11) ? "VAR5" :
(VAR9 == 4'd12) ? "VAR6" :
(VAR9 == 4'd13) ? "VAR11" :
(VAR9 == 4'd14) ? "VAR10" : "VAR4";
endmodule
|
mit
|
scalable-networks/ext
|
uhd/fpga/usrp2/models/xlnx_glbl.v
| 1,560 |
module MODULE1
(
VAR1,
VAR2
);
output VAR1;
output VAR2;
assign VAR1 = 0;
assign VAR2 = 0;
endmodule
|
gpl-2.0
|
v3best/R7Lite
|
R7Lite_PCIE/fpga_code/r7lite_DMA/ipcore_dir/pcieCore/source/pcieCore_qpll_reset.v
| 14,387 |
module MODULE1 #
(
parameter VAR43 = "VAR20", parameter VAR46 = "VAR45", parameter VAR21 = 1, parameter VAR16 = 1
)
(
input VAR33,
input VAR42,
input VAR7,
input [VAR21-1:0] VAR13,
input [(VAR21-1)>>2:0]VAR40,
input [(VAR21-1)>>2:0]VAR15,
input [ 1:0] VAR50,
input [VAR21-1:0] VAR23,
input [VAR21-1:0] VAR37,
output VAR24,
output VAR19,
output VAR30,
output VAR3,
output VAR41,
output [ 3:0] VAR36
);
reg VAR6;
reg [VAR21-1:0] VAR9;
reg [(VAR21-1)>>2:0]VAR34;
reg [(VAR21-1)>>2:0]VAR48;
reg [ 1:0] VAR28;
reg [VAR21-1:0] VAR26;
reg [VAR21-1:0] VAR32;
reg VAR4;
reg [VAR21-1:0] VAR27;
reg [(VAR21-1)>>2:0]VAR5;
reg [(VAR21-1)>>2:0]VAR49;
reg [ 1:0] VAR51;
reg [VAR21-1:0] VAR44;
reg [VAR21-1:0] VAR52;
reg VAR2 = 1'd0;
reg VAR10 = 1'd1;
reg VAR39 = 1'd0;
reg [ 3:0] fsm = 2;
localparam VAR22 = 1;
localparam VAR18 = 2;
localparam VAR35 = 3;
localparam VAR14 = 4;
localparam VAR12 = 5;
localparam VAR8 = 6;
localparam VAR29 = 7;
localparam VAR11 = 8;
localparam VAR38 = 9;
localparam VAR25 = 10;
localparam VAR1 = 11;
localparam VAR47 = 12;
always @ (posedge VAR33)
begin
if (!VAR42)
begin
VAR6 <= 1'd0;
VAR9 <= {VAR21{1'd1}};
VAR34 <= {(((VAR21-1)>>2)+1){1'd0}};
VAR48 <= {(((VAR21-1)>>2)+1){1'd0}};
VAR28 <= 2'd0;
VAR26 <= {VAR21{1'd1}};
VAR32 <= {VAR21{1'd0}};
VAR4 <= 1'd0;
VAR27 <= {VAR21{1'd1}};
VAR5 <= {(((VAR21-1)>>2)+1){1'd0}};
VAR49 <= {(((VAR21-1)>>2)+1){1'd0}};
VAR51 <= 2'd0;
VAR44 <= {VAR21{1'd1}};
VAR52 <= {VAR21{1'd0}};
end
else
begin
VAR6 <= VAR7;
VAR9 <= VAR13;
VAR34 <= VAR40;
VAR48 <= VAR15;
VAR28 <= VAR50;
VAR26 <= VAR23;
VAR32 <= VAR37;
VAR4 <= VAR6;
VAR27 <= VAR9;
VAR5 <= VAR34;
VAR49 <= VAR48;
VAR51 <= VAR28;
VAR44 <= VAR26;
VAR52 <= VAR32;
end
end
always @ (posedge VAR33)
begin
if (!VAR42)
begin
fsm <= VAR18;
VAR2 <= 1'd0;
VAR10 <= 1'd1;
VAR39 <= 1'd0;
end
else
begin
case (fsm)
VAR22 :
begin
if (!VAR42)
begin
fsm <= VAR18;
VAR2 <= 1'd0;
VAR10 <= 1'd1;
VAR39 <= 1'd0;
end
else
begin
fsm <= VAR22;
VAR2 <= VAR2;
VAR10 <= &VAR44;
VAR39 <= &VAR52;
end
end
VAR18 :
begin
fsm <= ((&(~VAR27)) && (&(~VAR49)) ? VAR35 : VAR18);
VAR2 <= VAR2;
VAR10 <= VAR10;
VAR39 <= VAR39;
end
VAR35 :
begin
fsm <= ((VAR4 && (&VAR27)) ? VAR14 : VAR35);
VAR2 <= VAR2;
VAR10 <= VAR10;
VAR39 <= VAR39;
end
VAR14:
begin
fsm <= (&(~VAR5) ? VAR12 : VAR14);
VAR2 <= VAR2;
VAR10 <= VAR10;
VAR39 <= VAR39;
end
VAR12 :
begin
fsm <= (&VAR5 ? VAR8 : VAR12);
VAR2 <= VAR2;
VAR10 <= VAR10;
VAR39 <= VAR39;
end
VAR8 :
begin
fsm <= (&VAR49 ? ((VAR16 == 1) ? VAR1 : VAR29) : VAR8);
VAR2 <= VAR2;
VAR10 <= 1'd0;
VAR39 <= VAR39;
end
VAR29:
begin
fsm <= (&(~VAR5) ? VAR11 : VAR29);
VAR2 <= 1'd1;
VAR10 <= VAR10;
VAR39 <= VAR39;
end
VAR11 :
begin
if (&VAR5)
begin
fsm <= ((VAR43 == "VAR31") ? VAR38 : VAR1);
VAR2 <= VAR2;
VAR10 <= (VAR43 == "VAR31");
VAR39 <= VAR39;
end
else
begin
fsm <= VAR11;
VAR2 <= VAR2;
VAR10 <= VAR10;
VAR39 <= VAR39;
end
end
VAR38 :
begin
fsm <= (&(~VAR49) ? VAR25 : VAR38);
VAR2 <= VAR2;
VAR10 <= 1'd1;
VAR39 <= 1'd0;
end
VAR25 :
begin
fsm <= (&VAR49 ? VAR22 : VAR25);
VAR2 <= VAR2;
VAR10 <= 1'd0;
VAR39 <= 1'd0;
end
VAR1 :
begin
fsm <= VAR47;
VAR2 <= VAR2;
VAR10 <= (VAR43 == "VAR20") ? (VAR51 != 2'd2) : 1'd0;
VAR39 <= VAR39;
end
VAR47 :
begin
fsm <= VAR22;
VAR2 <= VAR2;
VAR10 <= VAR10;
VAR39 <= (VAR43 == "VAR20") ? (VAR51 != 2'd2) : 1'd0;
end
default :
begin
fsm <= VAR18;
VAR2 <= 1'd0;
VAR10 <= 1'd0;
VAR39 <= 1'd0;
end
endcase
end
end
assign VAR24 = VAR2;
assign VAR19 = (fsm == VAR14) || (fsm == VAR29);
assign VAR30 = VAR10;
assign VAR3 = ((VAR46 == "VAR17") ? 1'd0 : VAR39);
assign VAR41 = (fsm == VAR22);
assign VAR36 = fsm;
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/conb/sky130_fd_sc_ls__conb.symbol.v
| 1,270 |
module MODULE1 (
output VAR6,
output VAR3
);
supply1 VAR5;
supply0 VAR1;
supply1 VAR4 ;
supply0 VAR2 ;
endmodule
|
apache-2.0
|
chiralhat/fpga-pulses-ice
|
ECP5/pulses.v
| 12,942 |
module MODULE1(
input clk, input VAR37, input reset, input [31:0] VAR26, input [15:0] VAR30, input [15:0] VAR8, input [15:0] VAR36, input [15:0] VAR28,
input [15:0] VAR35,
input [15:0] VAR9,
input [15:0] VAR50,
input [7:0] VAR21, input [15:0] VAR33, input [6:0] VAR13,
input [6:0] VAR43,
input [7:0] VAR23, input [7:0] VAR20, input [15:0] VAR3, input VAR12,
input VAR34,
output VAR48, output VAR41, output VAR1,
output [6:0] VAR27, output [6:0] VAR39, output VAR10 );
reg [31:0] counter = 32'd0; reg sync;
reg pulse; reg MODULE1; reg VAR7;
reg VAR47; reg [6:0] VAR19;
reg [6:0] VAR42;
reg VAR5;
reg VAR16 = 0;
reg VAR51 = 0;
always @(posedge VAR37) begin
if (!reset) begin
VAR11 <= VAR26 - VAR49 - VAR38;
VAR45 <= VAR26 - VAR49;
VAR47 <= (counter < VAR11) ? 0 :
((counter < VAR45) ? 1 : 0);
VAR7 <= (counter < VAR22) ? 0 :
((counter < VAR4) ? 1 :
((counter < VAR14) ? 0 :
((counter < VAR40) ? 1 : 0)));
case (VAR31)
0 : begin MODULE1 <= 1;
sync <= (counter < VAR15) ? 0 : 1;
VAR5 <= 0;
VAR19 <= VAR13;
VAR42 <= VAR43;
end
default : begin case (counter) 0: begin sync <= 1;
MODULE1 <= 1;
VAR5 <= VAR25;
VAR19 <= VAR13;
VAR42 <= VAR43;
VAR6 <= VAR15;
VAR24 <= VAR44 + delay; VAR32 <= VAR15-10; VAR29 <= VAR15-10 + VAR17; VAR18 <= VAR15-10 + 2*delay-5; VAR2 <= 0;
end
VAR44: begin
MODULE1 <= 0; VAR19 <= 0;
end
VAR24: begin
MODULE1 <= (VAR2 < VAR31) ? 1 : MODULE1;
end
VAR32: begin
if (VAR2 < VAR31) begin MODULE1 <= 0;
VAR24 <= VAR32 + delay + delay; VAR32 <= VAR32 + delay + delay + VAR46; VAR6 <= VAR32 + 10;
end
end
VAR6: begin
sync <= (VAR2 == VAR31 - 1) ? 0 : sync; end
VAR29: begin
VAR5 <= 0;
VAR42 <= 0;
end
VAR18: begin
if (VAR2 < (VAR31-1)) begin VAR5 <= VAR25;
VAR42 <= VAR43;
VAR29 <= VAR32 + VAR17; VAR18 <= VAR32 + 2*delay-5;
end
VAR2 <= VAR2 + 1;
end
(VAR11-5): begin
VAR5 <= VAR25;
VAR42 <= VAR43;
end
endcase end
endcase
counter <= (counter < period) ? counter + 1 : 0; pulse <= MODULE1 || VAR47;
end else begin
counter <= 0;
end
end endmodule
|
bsd-3-clause
|
sh-chris110/chris
|
FPGA/atlas_linux_ghrd/ip/altsource_probe/hps_reset.v
| 4,169 |
module MODULE1 (
VAR7,
VAR2,
VAR24);
input VAR7;
input VAR2;
output [2:0] VAR24;
wire [2:0] VAR4;
wire [2:0] VAR24 = VAR4[2:0];
VAR13 VAR8 (
.VAR7 (VAR7),
.VAR2 (VAR2),
.VAR24 (VAR4)
,
.VAR11 (),
.VAR20 (),
.VAR10 (),
.VAR16 (),
.VAR27 (),
.VAR30 (),
.VAR15 (),
.VAR5 (),
.VAR17 (),
.VAR28 (),
.VAR22 (),
.VAR21 (),
.VAR6 (),
.VAR25 (),
.VAR1 (),
.VAR12 ()
);
VAR8.VAR19 = "VAR26",
VAR8.VAR31 = "VAR18",
VAR8.VAR29 = 0,
VAR8.VAR9 = "VAR26",
VAR8.VAR14 = 0,
VAR8.VAR3 = " 0",
VAR8.VAR23 = 3;
endmodule
|
gpl-2.0
|
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.