repo_name
stringlengths 6
79
| path
stringlengths 4
249
| size
int64 1.02k
768k
| content
stringlengths 15
207k
| license
stringclasses 14
values |
|---|---|---|---|---|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/dfstp/sky130_fd_sc_hs__dfstp.functional.pp.v
| 1,729 |
module MODULE1 (
VAR5 ,
VAR10 ,
VAR13 ,
VAR12 ,
VAR4 ,
VAR2
);
input VAR5 ;
input VAR10 ;
output VAR13 ;
input VAR12 ;
input VAR4 ;
input VAR2;
wire VAR9;
wire VAR8 ;
not VAR11 (VAR8 , VAR2 );
VAR1 VAR6 VAR3 (VAR9 , VAR4, VAR12, VAR8, VAR5, VAR10);
buf VAR7 (VAR13 , VAR9 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/or2b/sky130_fd_sc_hd__or2b_4.v
| 2,127 |
module MODULE1 (
VAR3 ,
VAR4 ,
VAR7 ,
VAR8,
VAR6,
VAR9 ,
VAR5
);
output VAR3 ;
input VAR4 ;
input VAR7 ;
input VAR8;
input VAR6;
input VAR9 ;
input VAR5 ;
VAR2 VAR1 (
.VAR3(VAR3),
.VAR4(VAR4),
.VAR7(VAR7),
.VAR8(VAR8),
.VAR6(VAR6),
.VAR9(VAR9),
.VAR5(VAR5)
);
endmodule
module MODULE1 (
VAR3 ,
VAR4 ,
VAR7
);
output VAR3 ;
input VAR4 ;
input VAR7;
supply1 VAR8;
supply0 VAR6;
supply1 VAR9 ;
supply0 VAR5 ;
VAR2 VAR1 (
.VAR3(VAR3),
.VAR4(VAR4),
.VAR7(VAR7)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/sdfrtp/sky130_fd_sc_hd__sdfrtp.pp.symbol.v
| 1,517 |
module MODULE1 (
input VAR3 ,
output VAR4 ,
input VAR7,
input VAR8 ,
input VAR1 ,
input VAR5 ,
input VAR6 ,
input VAR2 ,
input VAR9 ,
input VAR10
);
endmodule
|
apache-2.0
|
tmatsuya/milkymist-ml401
|
cores/ac97/rtl/ac97_asfifo.v
| 4,301 |
module MODULE1
VAR10 = 4,
VAR13 = (1 << VAR10))
(output wire [VAR1-1:0] VAR11,
output reg VAR14,
input wire VAR4,
input wire VAR19,
input wire [VAR1-1:0] VAR22,
output reg VAR25,
input wire VAR2,
input wire VAR3,
input wire VAR20);
reg [VAR1-1:0] VAR16 [VAR13-1:0];
wire [VAR10-1:0] VAR18, VAR27;
wire VAR8;
wire VAR6, VAR24;
wire VAR21, VAR23;
reg VAR9;
wire VAR30, VAR26;
assign VAR11 = VAR16[VAR27];
always @ (posedge VAR3)
if (VAR2 & !VAR25)
VAR16[VAR18] <= VAR22;
assign VAR6 = VAR2 & ~VAR25;
assign VAR24 = VAR4 & ~VAR14;
VAR17 #(
.VAR15( VAR10 )
) VAR5 (
.VAR28(VAR18),
.VAR29(VAR6),
.VAR20(VAR20),
.VAR7(VAR3)
);
VAR17 #(
.VAR15( VAR10 )
) VAR12 (
.VAR28(VAR27),
.VAR29(VAR24),
.VAR20(VAR20),
.VAR7(VAR19)
);
assign VAR8 = (VAR18 == VAR27);
assign VAR21 = (VAR18[VAR10-2] ~^ VAR27[VAR10-1]) &
(VAR18[VAR10-1] ^ VAR27[VAR10-2]);
assign VAR23 = (VAR18[VAR10-2] ^ VAR27[VAR10-1]) &
(VAR18[VAR10-1] ~^ VAR27[VAR10-2]);
always @ (VAR21, VAR23, VAR20) if (VAR23 | VAR20)
VAR9 = 0; else if (VAR21)
VAR9 = 1;
assign VAR30 = VAR9 & VAR8;
always @ (posedge VAR3, posedge VAR30) if (VAR30)
VAR25 <= 1;
else
VAR25 <= 0;
assign VAR26 = ~VAR9 & VAR8;
always @ (posedge VAR19, posedge VAR26) if (VAR26)
VAR14 <= 1;
else
VAR14 <= 0;
endmodule
|
lgpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
models/udp_dff_ps/sky130_fd_sc_ls__udp_dff_ps.blackbox.v
| 1,233 |
module MODULE1 (
VAR1 ,
VAR4 ,
VAR3,
VAR2
);
output VAR1 ;
input VAR4 ;
input VAR3;
input VAR2;
endmodule
|
apache-2.0
|
Jesus89/open-fpga-verilog-tutorial
|
tutorial/ICESTICK/T16-countsec/countsec.v
| 1,191 |
module MODULE1(input wire clk, output wire [3:0] VAR4);
parameter VAR1 = VAR5;
wire VAR7;
reg [3:0] counter = 0;
VAR8 #(VAR1)
VAR3 (
.VAR6(clk),
.VAR2(VAR7)
);
always @(posedge VAR7)
counter <= counter + 1;
assign VAR4 = counter;
endmodule
|
gpl-2.0
|
ptracton/vscale_soc
|
rtl/bus_matrix/bus_matrix.v
| 11,366 |
module MODULE1
(input VAR151,
input VAR44,
input [31:0] VAR133,
input [31:0] VAR124,
input [3:0] VAR134,
input VAR77,
input VAR19,
input VAR164,
input [2:0] VAR81,
input [1:0] VAR47,
output [31:0] VAR140,
output VAR15,
output VAR78,
output VAR93,
input [31:0] VAR99,
input [31:0] VAR128,
input [3:0] VAR61,
input VAR166,
input VAR106,
input VAR17,
input [2:0] VAR135,
input [1:0] VAR167,
output [31:0] VAR91,
output VAR86,
output VAR62,
output VAR107,
output [31:0] VAR57,
output [31:0] VAR83,
output [3:0] VAR65,
output VAR98,
output VAR76,
output VAR131,
output [2:0] VAR101,
output [1:0] VAR145,
input [31:0] VAR7,
input VAR160,
input VAR6,
input VAR153,
output [31:0] VAR59,
output [31:0] VAR48,
output [3:0] VAR85,
output VAR127,
output VAR14,
output VAR30,
output [2:0] VAR102,
output [1:0] VAR161,
input [31:0] VAR55,
input VAR121,
input VAR51,
input VAR138,
output [31:0] VAR139,
output [31:0] VAR66,
output [3:0] VAR105,
output VAR92,
output VAR150,
output VAR80,
output [2:0] VAR142,
output [1:0] VAR152,
input [31:0] VAR116,
input VAR56,
input VAR96,
input VAR26);
wire [31:0] VAR104;
wire [31:0] VAR50;
wire [3:0] VAR16;
wire VAR163;
wire VAR25;
wire VAR157;
wire [2:0] VAR41;
wire [1:0] VAR94;
wire [31:0] VAR122;
wire VAR43;
wire VAR75;
wire VAR32;
wire [31:0] VAR90;
wire [31:0] VAR21;
wire [3:0] VAR11;
wire VAR148;
wire VAR154;
wire VAR117;
wire [2:0] VAR112;
wire [1:0] VAR42;
wire [31:0] VAR132;
wire VAR158;
wire VAR136;
wire VAR87;
wire [31:0] VAR1;
wire [31:0] VAR156;
wire [3:0] VAR74;
wire VAR103;
wire VAR119;
wire VAR100;
wire [2:0] VAR109;
wire [1:0] VAR49;
wire [31:0] VAR39;
wire VAR53;
wire VAR123;
wire VAR22;
wire [31:0] VAR79;
wire [31:0] VAR118;
wire [3:0] VAR113;
wire VAR63;
wire VAR29;
wire VAR45;
wire [2:0] VAR35;
wire [1:0] VAR147;
wire [31:0] VAR137;
wire VAR88;
wire VAR126;
wire VAR129;
wire [31:0] VAR20;
wire [31:0] VAR4;
wire [3:0] VAR5;
wire VAR110;
wire VAR33;
wire VAR72;
wire [2:0] VAR67;
wire [1:0] VAR162;
wire [31:0] VAR38;
wire VAR10;
wire VAR130;
wire VAR23;
wire [31:0] VAR31;
wire [31:0] VAR143;
wire [3:0] VAR70;
wire VAR69;
wire VAR13;
wire VAR3;
wire [2:0] VAR71;
wire [1:0] VAR2;
wire [31:0] VAR149;
wire VAR120;
wire VAR155;
wire VAR54;
VAR12
.VAR125 ({32'h40000000, 32'h20000000, 32'h00000000}),
.VAR108 ({32'hffffffe0, 32'hffff8000, 32'hffff8000}))
VAR111
(.VAR151 (VAR151),
.VAR44 (VAR44),
.VAR58 (VAR133),
.VAR60 (VAR124),
.VAR97 (VAR134),
.VAR46 (VAR77),
.VAR9 (VAR19),
.VAR114 (VAR164),
.VAR64 (VAR81),
.VAR84 (VAR47),
.VAR141 (VAR140),
.VAR68 (VAR15),
.VAR89 (VAR78),
.VAR27 (VAR93),
.VAR144 ({VAR104, VAR90, VAR1}),
.VAR34 ({VAR50, VAR21, VAR156}),
.VAR52 ({VAR16, VAR11, VAR74}),
.VAR73 ({VAR163, VAR148, VAR103}),
.VAR18 ({VAR25, VAR154, VAR119}),
.VAR24 ({VAR157, VAR117, VAR100}),
.VAR40 ({VAR41, VAR112, VAR109}),
.VAR8 ({VAR94, VAR42, VAR49}),
.VAR28 ({VAR122, VAR132, VAR39}),
.VAR165 ({VAR43, VAR158, VAR53}),
.VAR159 ({VAR75, VAR136, VAR123}),
.VAR37 ({VAR32, VAR87, VAR22}));
VAR12
.VAR125 ({32'h40000000, 32'h20000000, 32'h00000000}),
.VAR108 ({32'hffffffe0, 32'hffff8000, 32'hffff8000}))
VAR36
(.VAR151 (VAR151),
.VAR44 (VAR44),
.VAR58 (VAR99),
.VAR60 (VAR128),
.VAR97 (VAR61),
.VAR46 (VAR166),
.VAR9 (VAR106),
.VAR114 (VAR17),
.VAR64 (VAR135),
.VAR84 (VAR167),
.VAR141 (VAR91),
.VAR68 (VAR86),
.VAR89 (VAR62),
.VAR27 (VAR107),
.VAR144 ({VAR79, VAR20, VAR31}),
.VAR34 ({VAR118, VAR4, VAR143}),
.VAR52 ({VAR113, VAR5, VAR70}),
.VAR73 ({VAR63, VAR110, VAR69}),
.VAR18 ({VAR29, VAR33, VAR13}),
.VAR24 ({VAR45, VAR72, VAR3}),
.VAR40 ({VAR35, VAR67, VAR71}),
.VAR8 ({VAR147, VAR162, VAR2}),
.VAR28 ({VAR137, VAR38, VAR149}),
.VAR165 ({VAR88, VAR10, VAR120}),
.VAR159 ({VAR126, VAR130, VAR155}),
.VAR37 ({VAR129, VAR23, VAR54}));
VAR115
VAR82
(.VAR151 (VAR151),
.VAR44 (VAR44),
.VAR58 ({VAR104, VAR79}),
.VAR60 ({VAR50, VAR118}),
.VAR97 ({VAR16, VAR113}),
.VAR46 ({VAR163, VAR63}),
.VAR9 ({VAR25, VAR29}),
.VAR114 ({VAR157, VAR45}),
.VAR64 ({VAR41, VAR35}),
.VAR84 ({VAR94, VAR147}),
.VAR141 ({VAR122, VAR137}),
.VAR68 ({VAR43, VAR88}),
.VAR89 ({VAR75, VAR126}),
.VAR27 ({VAR32, VAR129}),
.VAR144 (VAR57),
.VAR34 (VAR83),
.VAR52 (VAR65),
.VAR73 (VAR98),
.VAR18 (VAR76),
.VAR24 (VAR131),
.VAR40 (VAR101),
.VAR8 (VAR145),
.VAR28 (VAR7),
.VAR165 (VAR160),
.VAR159 (VAR6),
.VAR37 (VAR153));
VAR115
VAR146
(.VAR151 (VAR151),
.VAR44 (VAR44),
.VAR58 ({VAR90, VAR20}),
.VAR60 ({VAR21, VAR4}),
.VAR97 ({VAR11, VAR5}),
.VAR46 ({VAR148, VAR110}),
.VAR9 ({VAR154, VAR33}),
.VAR114 ({VAR117, VAR72}),
.VAR64 ({VAR112, VAR67}),
.VAR84 ({VAR42, VAR162}),
.VAR141 ({VAR132, VAR38}),
.VAR68 ({VAR158, VAR10}),
.VAR89 ({VAR136, VAR130}),
.VAR27 ({VAR87, VAR23}),
.VAR144 (VAR59),
.VAR34 (VAR48),
.VAR52 (VAR85),
.VAR73 (VAR127),
.VAR18 (VAR14),
.VAR24 (VAR30),
.VAR40 (VAR102),
.VAR8 (VAR161),
.VAR28 (VAR55),
.VAR165 (VAR121),
.VAR159 (VAR51),
.VAR37 (VAR138));
VAR115
VAR95
(.VAR151 (VAR151),
.VAR44 (VAR44),
.VAR58 ({VAR1, VAR31}),
.VAR60 ({VAR156, VAR143}),
.VAR97 ({VAR74, VAR70}),
.VAR46 ({VAR103, VAR69}),
.VAR9 ({VAR119, VAR13}),
.VAR114 ({VAR100, VAR3}),
.VAR64 ({VAR109, VAR71}),
.VAR84 ({VAR49, VAR2}),
.VAR141 ({VAR39, VAR149}),
.VAR68 ({VAR53, VAR120}),
.VAR89 ({VAR123, VAR155}),
.VAR27 ({VAR22, VAR54}),
.VAR144 (VAR139),
.VAR34 (VAR66),
.VAR52 (VAR105),
.VAR73 (VAR92),
.VAR18 (VAR150),
.VAR24 (VAR80),
.VAR40 (VAR142),
.VAR8 (VAR152),
.VAR28 (VAR116),
.VAR165 (VAR56),
.VAR159 (VAR96),
.VAR37 (VAR26));
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/lsbufiso0p/sky130_fd_sc_lp__lsbufiso0p.blackbox.v
| 1,330 |
module MODULE1 (
VAR9 ,
VAR3,
VAR8
);
output VAR9 ;
input VAR3;
input VAR8 ;
supply1 VAR7;
supply1 VAR4 ;
supply0 VAR6 ;
supply1 VAR2;
supply1 VAR1 ;
supply0 VAR5 ;
endmodule
|
apache-2.0
|
AngelTerrones/Antares
|
Hardware/verilog/antares_core.v
| 47,472 |
module MODULE1 #(parameter VAR192 = 1,
parameter VAR58 = 1,
parameter VAR119 = 1
)(
input clk,
input rst,
output VAR46, input [4:0] VAR171, input VAR273, input [31:0] VAR126, input VAR25, input VAR45, output [31:0] VAR160, output [3:0] VAR92, output VAR130, input [31:0] VAR53, input VAR141, input VAR144, output [31:0] VAR41, output [31:0] VAR23, output [3:0] VAR91, output VAR131 );
wire [31:0] VAR111; wire VAR150; wire [7:0] VAR13; wire [4:0] VAR224; wire [1:0] VAR79; wire [1:0] VAR121; wire [31:0] VAR247; wire [31:0] VAR6; wire [3:0] VAR129; wire VAR18; wire [1:0] VAR59; wire VAR115; wire VAR229; wire VAR49; wire VAR44; wire VAR86; wire VAR52; wire [4:0] VAR219; wire [4:0] VAR70; wire [16:0] VAR197; wire VAR268; wire VAR226; wire VAR159; wire VAR223; wire VAR152; wire [1:0] VAR54; wire [1:0] VAR194; wire [1:0] VAR118; wire [1:0] VAR263; wire [4:0] VAR73; wire [1:0] VAR62; wire [1:0] VAR109; wire VAR12; wire VAR7; wire [1:0] VAR190; wire VAR9; wire [31:0] VAR246; wire VAR198; wire VAR241; wire VAR166; wire VAR138; wire VAR235; wire VAR214; wire [31:0] VAR217; wire VAR66; wire VAR87; wire VAR15; wire [31:0] VAR153; wire [31:0] VAR1; wire [31:0] VAR95; wire VAR238; wire VAR167; wire [31:0] VAR227; wire VAR94; wire [4:0] VAR3; wire VAR4; wire VAR164; wire VAR31; wire VAR40; wire [31:0] VAR230; wire VAR120; wire VAR149; wire VAR134; wire [31:0] VAR32; wire [31:0] VAR98; wire [4:0] VAR38; wire VAR72; wire VAR148; wire [31:0] VAR2; wire VAR272;
wire [5:0] VAR136;
wire [4:0] VAR232;
wire [4:0] VAR244;
wire [4:0] VAR140;
wire [5:0] VAR250;
wire [15:0] VAR252;
wire [25:0] VAR222;
wire [2:0] VAR20;
wire [31:0] VAR178;
wire [31:0] VAR170;
wire [31:0] VAR102;
wire [31:0] VAR77;
wire [31:0] VAR264;
wire [31:0] VAR228;
wire [31:0] VAR82;
wire [31:0] VAR100;
wire [31:0] VAR135;
wire VAR35;
wire [31:0] VAR218;
wire [31:0] VAR51;
wire [4:0] VAR261;
wire [31:0] VAR128;
wire VAR110;
reg VAR183;
reg VAR242;
reg VAR175;
wire VAR106;
wire VAR215;
wire VAR177;
wire VAR259;
wire VAR122;
wire VAR69;
wire VAR71;
wire VAR96;
wire VAR75;
wire VAR42;
wire [31:0] VAR108;
wire [31:0] VAR37;
wire [31:0] VAR113;
wire VAR57;
wire VAR181;
wire VAR28;
wire VAR33;
wire VAR182;
wire VAR78;
wire VAR112;
wire VAR34;
wire VAR256;
wire VAR266;
wire VAR189;
wire VAR104;
wire VAR248;
wire VAR236;
wire VAR55;
wire VAR114;
wire [31:0] VAR173;
wire [31:0] VAR245;
wire VAR249;
wire VAR65;
wire VAR47;
wire VAR97;
wire VAR143;
wire VAR21;
wire VAR231;
wire VAR10;
wire VAR156;
wire VAR161;
wire VAR48;
wire VAR195;
wire VAR39;
wire VAR63;
wire VAR64;
wire VAR26;
wire VAR243;
wire VAR8;
wire VAR84;
wire VAR27;
wire VAR19;
wire [31:0] VAR125;
wire VAR88;
wire VAR103;
wire VAR60;
wire [7:0] VAR202;
assign VAR136 = VAR246[VAR260];
assign VAR232 = VAR246[VAR188];
assign VAR244 = VAR246[VAR85];
assign VAR140 = VAR246[VAR211];
assign VAR250 = VAR246[VAR254];
assign VAR252 = VAR246[VAR165];
assign VAR222 = VAR246[VAR30];
assign VAR20 = VAR246[VAR265];
assign VAR57 = VAR64 | VAR26 | VAR243;
assign VAR181 = VAR8 | VAR84;
assign VAR28 = VAR27;
assign VAR182 = VAR87;
assign VAR96 = VAR39 & (VAR63 ^ (VAR227 == 32'b0));
assign VAR103 = (VAR87 & VAR12) | VAR198;
assign VAR60 = VAR238 | VAR66 | VAR110;
assign VAR202 = {VAR13[7:4], VAR129};
always @(posedge clk) begin
if (rst) begin
VAR183 <= 1'b0;
VAR242 <= 1'b0;
VAR175 <= 1'b0;
end
else begin
VAR183 <= VAR110;
VAR242 <= VAR183;
VAR175 <= VAR242;
end
end assign VAR46 = VAR175;
VAR186 VAR184( .out (VAR245[31:0]),
.VAR127 (VAR95[31:0]),
.VAR191 (VAR32[31:0]),
.select (VAR103)
);
VAR186 VAR225 ( .out (VAR153[31:0]),
.VAR127 (VAR245[31:0]),
.VAR191 (VAR173[31:0]),
.select (VAR114)
);
VAR145 VAR80 ( .VAR238 (VAR60),
.VAR1 (VAR1[31:0]),
.clk (clk),
.rst (rst),
.VAR153 (VAR153[31:0]));
VAR193 VAR196 ( .VAR16 (VAR95[31:0]),
.VAR89 (VAR1[31:0]),
.VAR209 (32'd4)
);
VAR155 VAR216 ( .VAR205 (VAR1[31:0]),
.VAR246 (VAR246[31:0]),
.VAR217 (VAR217[31:0]),
.VAR108 (VAR108[31:0]),
.VAR78 (VAR78),
.VAR33 (VAR33),
.clk (clk),
.rst (rst),
.VAR178 (VAR178[31:0]),
.VAR95 (VAR95[31:0]),
.VAR182 (VAR182),
.VAR15 (VAR15),
.VAR238 (VAR238),
.VAR66 (VAR66));
VAR17 VAR93 ( .VAR220 (VAR170[31:0]),
.VAR221 (VAR102[31:0]),
.clk (clk),
.VAR74 (VAR232[4:0]),
.VAR239 (VAR244[4:0]),
.VAR24 (VAR38[4:0]),
.VAR56 (VAR77[31:0]),
.VAR270 (VAR72)
);
VAR169 VAR107 ( .VAR147 (VAR264[31:0]),
.VAR187 (VAR228[31:0]),
.VAR32(VAR32[31:0]),
.VAR87 (VAR87),
.VAR136 (VAR136[5:0]),
.VAR217 (VAR217[31:0]),
.VAR222 (VAR222[25:0]));
VAR14 #(
.VAR192 (VAR192),
.VAR58 (VAR58),
.VAR119 (VAR119))
VAR207 ( .VAR50 (VAR152),
.VAR117 (VAR75),
.VAR199 (VAR42),
.VAR13 (VAR13[7:0]),
.VAR19 (VAR19),
.VAR97 (VAR97),
.VAR143 (VAR143),
.VAR249 (VAR249),
.VAR106 (VAR106),
.VAR215 (VAR215),
.VAR177 (VAR177),
.VAR259 (VAR259),
.VAR122 (VAR122),
.VAR69 (VAR69),
.VAR64 (VAR64),
.VAR26 (VAR26),
.VAR243 (VAR243),
.VAR156 (VAR156),
.VAR48 (VAR48),
.VAR9 (VAR9),
.VAR235 (VAR235),
.VAR73 (VAR73[4:0]),
.VAR62 (VAR62[1:0]),
.VAR109 (VAR109[1:0]),
.VAR190 (VAR190[1:0]),
.VAR198 (VAR198),
.VAR12 (VAR12),
.VAR214 (VAR214),
.VAR241 (VAR241),
.VAR138 (VAR138),
.VAR166 (VAR166),
.VAR136 (VAR136[5:0]),
.VAR250 (VAR250[5:0]),
.VAR232 (VAR232[4:0]),
.VAR244 (VAR244[4:0]));
VAR83 VAR105 ( .out (VAR264[31:0]),
.VAR127 (VAR170[31:0]),
.VAR191 (VAR227[31:0]),
.VAR172 (VAR77[31:0]),
.VAR262 (32'VAR43),
.select (VAR118[1:0])
);
VAR83 VAR163 ( .out (VAR228[31:0]),
.VAR127 (VAR102[31:0]),
.VAR191 (VAR227[31:0]),
.VAR172 (VAR77[31:0]),
.VAR262 (32'VAR43),
.select (VAR263[1:0])
);
VAR123 VAR201 ( .VAR147 (VAR264[31:0]),
.VAR187 (VAR228[31:0]),
.VAR154 (VAR252[15:0]),
.VAR101 (VAR111[31:0]),
.VAR258 (VAR232[4:0]),
.VAR116 (VAR244[4:0]),
.VAR213 (VAR13[3:0]),
.VAR224 (VAR224[4:0]),
.VAR247 (VAR247[31:0]),
.VAR6 (VAR6[31:0]),
.VAR115 (VAR115),
.VAR86 (VAR86),
.VAR52 (VAR52),
.VAR79 (VAR79[1:0]),
.VAR121 (VAR121[1:0]),
.VAR59 (VAR59[1:0]),
.VAR229 (VAR229),
.VAR44 (VAR44),
.VAR49 (VAR49),
.VAR219 (VAR219[4:0]),
.VAR70 (VAR70[4:0]),
.VAR129 (VAR129[3:0]),
.VAR197 (VAR197[16:0]),
.VAR125 (VAR125[31:0]),
.VAR37 (VAR37[31:0]),
.VAR21 (VAR21),
.VAR231 (VAR231),
.VAR65 (VAR65),
.VAR266 (VAR266),
.VAR112 (VAR112),
.VAR161 (VAR161),
.VAR195 (VAR195),
.VAR8 (VAR8),
.VAR84 (VAR84),
.clk (clk),
.rst (rst),
.VAR73 (VAR73[4:0]),
.VAR9 (VAR9),
.VAR235 (VAR235),
.VAR214 (VAR214),
.VAR62 (VAR62[1:0]),
.VAR109 (VAR109[1:0]),
.VAR190 (VAR190[1:0]),
.VAR241 (VAR241),
.VAR138 (VAR138),
.VAR166 (VAR166),
.VAR19 (VAR19),
.VAR108 (VAR108[31:0]),
.VAR97 (VAR97),
.VAR143 (VAR143),
.VAR249 (VAR249),
.VAR256 (VAR256),
.VAR78 (VAR78),
.VAR156 (VAR156),
.VAR48 (VAR48),
.VAR26 (VAR26),
.VAR243 (VAR243),
.VAR7 (VAR7),
.VAR66 (VAR66),
.VAR268 (VAR268));
VAR269 #(
.VAR192 (VAR192),
.VAR58 (VAR58),
.VAR119 (VAR119))
VAR124 (
.VAR35 (VAR35),
.VAR135 (VAR135[31:0]),
.VAR10 (VAR10),
.VAR71 (VAR71),
.clk (clk),
.rst (rst),
.VAR218 (VAR218[31:0]),
.VAR51 (VAR51[31:0]),
.VAR224 (VAR224[4:0]),
.VAR268 (VAR268),
.VAR18 (VAR18));
VAR83 VAR133 ( .out (VAR82[31:0]),
.VAR127 (VAR247[31:0]),
.VAR191 (VAR227[31:0]),
.VAR172 (VAR77[31:0]),
.VAR262 (32'VAR43),
.select (VAR54[1:0])
);
VAR83 VAR179 ( .out (VAR100[31:0]),
.VAR127 (VAR6[31:0]),
.VAR191 (VAR227[31:0]),
.VAR172 (VAR77[31:0]),
.VAR262 (32'VAR43),
.select (VAR194[1:0])
);
VAR83 VAR90 ( .out (VAR218[31:0]),
.VAR127 (VAR82[31:0]),
.VAR191 ({27'b0, VAR197[10:6]}), .VAR172 (32'd8), .VAR262 (32'd16),
.select (VAR79[1:0])
);
VAR83 VAR212 ( .out (VAR51[31:0]),
.VAR127 (VAR100[31:0]),
.VAR191 ({{15{VAR197[16]}}, VAR197[16:0]}),
.VAR172 (VAR37[31:0]),
.VAR262 (VAR125[31:0]),
.select (VAR121[1:0])
);
VAR83 #(.VAR5(5))
VAR137( .out (VAR261[4:0]),
.VAR127 (VAR197[15:11]), .VAR191 (VAR70[4:0]),
.VAR172 (5'b11111), .VAR262 (5'b00000), .select (VAR59[1:0])
);
VAR36 VAR185 ( .VAR204 (VAR100[31:0]),
.VAR227 (VAR227[31:0]),
.VAR230 (VAR230[31:0]),
.VAR3 (VAR3[4:0]),
.VAR4 (VAR4),
.VAR120 (VAR120),
.VAR149 (VAR149),
.VAR164 (VAR164),
.VAR40 (VAR40),
.VAR31 (VAR31),
.VAR113 (VAR113[31:0]),
.VAR47 (VAR47),
.VAR189 (VAR189),
.VAR34 (VAR34),
.VAR39 (VAR39),
.VAR63 (VAR63),
.VAR27 (VAR27),
.clk (clk),
.rst (rst),
.VAR135 (VAR135[31:0]),
.VAR261 (VAR261[4:0]),
.VAR115 (VAR115),
.VAR86 (VAR86),
.VAR52 (VAR52),
.VAR229 (VAR229),
.VAR44 (VAR44),
.VAR49 (VAR49),
.VAR37 (VAR37[31:0]),
.VAR21 (VAR21),
.VAR231 (VAR231),
.VAR10 (VAR10),
.VAR65 (VAR65),
.VAR266 (VAR266),
.VAR112 (VAR112),
.VAR161 (VAR161),
.VAR195 (VAR195),
.VAR84 (VAR84),
.VAR18 (VAR18),
.VAR268 (VAR268),
.VAR134 (VAR134));
VAR158 VAR81 ( .VAR267 (VAR227[31:0]),
.VAR2 (VAR2[31:0]),
.VAR98 (VAR98[31:0]),
.VAR38 (VAR38[4:0]),
.VAR148 (VAR148),
.VAR72 (VAR72),
.clk (clk),
.rst (rst),
.VAR128 (VAR128[31:0]),
.VAR3 (VAR3[4:0]),
.VAR120 (VAR120),
.VAR4 (VAR4),
.VAR94 (VAR94),
.VAR134 (VAR134),
.VAR272 (VAR272));
VAR186 VAR157 ( .out (VAR77[31:0]),
.VAR127 (VAR98[31:0]),
.VAR191 (VAR2[31:0]),
.select (VAR148)
);
VAR255 VAR139 ( .VAR258 (VAR232[4:0]),
.VAR116 (VAR244[4:0]),
.VAR61 (VAR120),
.VAR203 (VAR202[7:0]),
.VAR118 (VAR118[1:0]),
.VAR263 (VAR263[1:0]),
.VAR54 (VAR54[1:0]),
.VAR194 (VAR194[1:0]),
.VAR238 (VAR238),
.VAR66 (VAR66),
.VAR268 (VAR268),
.VAR134 (VAR134),
.VAR272 (VAR272),
.VAR219 (VAR219[4:0]),
.VAR70 (VAR70[4:0]),
.VAR261 (VAR261[4:0]),
.VAR3 (VAR3[4:0]),
.VAR38 (VAR38[4:0]),
.VAR115 (VAR115),
.VAR4 (VAR4),
.VAR72 (VAR72),
.VAR149 (VAR149),
.VAR35 (VAR35),
.VAR150 (VAR150),
.VAR167 (VAR167),
.VAR104 (VAR104),
.VAR248 (VAR248),
.VAR236 (VAR236),
.VAR55 (VAR55));
VAR200 VAR168 ( .VAR142 (VAR178[31:0]),
.VAR180 (VAR128[31:0]),
.VAR67 (VAR1[31:0]),
.VAR233 (VAR227[31:0]),
.VAR240 (VAR230[31:0]),
.VAR210 (VAR40),
.VAR22 (VAR164),
.VAR162 (VAR120),
.VAR29 (VAR149),
.VAR76 (VAR31),
.VAR160 (VAR160[31:0]),
.VAR92 (VAR92[3:0]),
.VAR130 (VAR130),
.VAR41 (VAR41[31:0]),
.VAR23 (VAR23[31:0]),
.VAR91 (VAR91[3:0]),
.VAR131 (VAR131),
.VAR226 (VAR226),
.VAR159 (VAR159),
.VAR223 (VAR223),
.VAR167 (VAR167),
.VAR150 (VAR150),
.clk (clk),
.rst (rst),
.VAR126 (VAR126[31:0]),
.VAR25 (VAR25),
.VAR45 (VAR45),
.VAR53 (VAR53[31:0]),
.VAR141 (VAR141),
.VAR144 (VAR144),
.VAR88 (VAR88),
.VAR189 (VAR189),
.VAR47 (VAR47),
.VAR177 (VAR177));
VAR176 VAR253 ( .VAR68 (VAR110),
.VAR99 (VAR106),
.VAR151 (VAR215),
.VAR234 (VAR177),
.VAR208 (VAR259),
.VAR11 (VAR122),
.VAR237 (VAR69),
.VAR271 (VAR140[4:0]),
.select (VAR20[2:0]),
.VAR257 (VAR228[31:0]),
.VAR132 (VAR273),
.VAR174 (VAR45),
.VAR251 (VAR144),
.VAR206 (VAR1[31:0]),
.VAR146 (VAR227[31:0]),
.VAR111 (VAR111[31:0]),
.VAR256 (VAR256),
.VAR104 (VAR104),
.VAR248 (VAR248),
.VAR236 (VAR236),
.VAR55 (VAR55),
.VAR15 (VAR15),
.VAR7 (VAR7),
.VAR18 (VAR18),
.VAR94 (VAR94),
.VAR88 (VAR88),
.VAR114 (VAR114),
.VAR173 (VAR173[31:0]),
.clk (clk),
.VAR238 (VAR238),
.VAR66 (VAR66),
.VAR171 (VAR171[4:0]),
.rst (rst),
.VAR226 (VAR226),
.VAR159 (VAR159),
.VAR223 (VAR223),
.VAR71 (VAR71),
.VAR96 (VAR96),
.VAR152 (VAR152),
.VAR75 (VAR75),
.VAR42 (VAR42),
.VAR108 (VAR108[31:0]),
.VAR37 (VAR37[31:0]),
.VAR113 (VAR113[31:0]),
.VAR57 (VAR57),
.VAR181 (VAR181),
.VAR28 (VAR28),
.VAR33 (VAR33),
.VAR182 (VAR182),
.VAR78 (VAR78),
.VAR112 (VAR112),
.VAR34 (VAR34));
endmodule
|
mit
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0
|
cells/oai31/gf180mcu_fd_sc_mcu9t5v0__oai31_1.functional.v
| 1,436 |
module MODULE1( VAR9, VAR8, VAR16, VAR2, VAR10 );
input VAR16, VAR2, VAR10, VAR9;
output VAR8;
wire VAR4;
not VAR5( VAR4, VAR16 );
wire VAR3;
not VAR14( VAR3, VAR2 );
wire VAR11;
not VAR12( VAR11, VAR10 );
wire VAR7;
and VAR15( VAR7, VAR4, VAR3, VAR11 );
wire VAR13;
not VAR1( VAR13, VAR9 );
or VAR6( VAR8, VAR7, VAR13 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/sedfxtp/sky130_fd_sc_ls__sedfxtp_1.v
| 2,466 |
module MODULE1 (
VAR4 ,
VAR1 ,
VAR3 ,
VAR5 ,
VAR7 ,
VAR6 ,
VAR8,
VAR10,
VAR2 ,
VAR12
);
output VAR4 ;
input VAR1 ;
input VAR3 ;
input VAR5 ;
input VAR7 ;
input VAR6 ;
input VAR8;
input VAR10;
input VAR2 ;
input VAR12 ;
VAR11 VAR9 (
.VAR4(VAR4),
.VAR1(VAR1),
.VAR3(VAR3),
.VAR5(VAR5),
.VAR7(VAR7),
.VAR6(VAR6),
.VAR8(VAR8),
.VAR10(VAR10),
.VAR2(VAR2),
.VAR12(VAR12)
);
endmodule
module MODULE1 (
VAR4 ,
VAR1,
VAR3 ,
VAR5 ,
VAR7,
VAR6
);
output VAR4 ;
input VAR1;
input VAR3 ;
input VAR5 ;
input VAR7;
input VAR6;
supply1 VAR8;
supply0 VAR10;
supply1 VAR2 ;
supply0 VAR12 ;
VAR11 VAR9 (
.VAR4(VAR4),
.VAR1(VAR1),
.VAR3(VAR3),
.VAR5(VAR5),
.VAR7(VAR7),
.VAR6(VAR6)
);
endmodule
|
apache-2.0
|
peteg944/music-fpga
|
Enlightened Main Project/Claps.v
| 2,318 |
module MODULE1(
input VAR1,
input rst,
input [9:0] VAR3,
output reg VAR2, output [3:0] VAR4
);
reg [2:0] state, VAR10;
reg [2:0] VAR17, VAR12;
reg [31:0] delay, VAR14;
reg VAR5;
localparam VAR11 = 10'd770; localparam VAR13 = 32'h4;
localparam VAR8 = 32'hB71B00; localparam VAR6 = 32'h5B8D800;
localparam VAR7 = 3'd0,
VAR9 = 3'd1,
VAR16 = 3'd2,
VAR18 = 3'd3,
VAR15 = 3'd4;
assign VAR4 = state;
always @ (posedge VAR1 or posedge rst) begin
if(rst) begin
state <= VAR7;
VAR17 <= VAR7;
delay <= 32'h0;
VAR2 <= 1'b0;
end else begin
state <= VAR10;
VAR17 <= VAR12;
delay <= VAR14;
VAR2 <= VAR5;
end
end
always @ (*) begin
VAR10 = state;
VAR12 = VAR17;
VAR14 = delay;
VAR5 = VAR2;
case(state)
VAR7: begin
if(VAR3 > VAR11) begin
VAR10 = VAR9;
VAR14 = VAR8; end else
VAR10 = VAR7;
end
VAR9: begin
if(delay == 32'b0) begin
VAR10 = VAR16;
VAR14 = VAR6; end else
VAR14 = delay - 1'b1;
end
VAR16: begin
if(delay == 32'b0) begin
VAR10 = VAR7; end else begin
VAR14 = delay - 1'b1;
if(VAR3 > VAR11)
VAR10 = VAR18;
end
else
VAR10 = VAR16;
end
end
VAR18: begin
VAR10 = VAR15;
VAR14 = VAR6;
if(VAR2 == 1'b1)
VAR5 = 1'b0;
end
else
VAR5 = 1'b1;
end
VAR15: begin
if(delay == 32'b0)
VAR10 = VAR7;
end
else
VAR14 = delay - 1'b1;
end
endcase
end
endmodule
|
mit
|
diegovalverde/papiGB
|
rtl/sound_controller_modules/SoundControllerOSC2.v
| 1,675 |
module MODULE1
(
input wire VAR4,
input wire VAR2,
output wire VAR1,
output wire VAR5
);
reg [4:0] VAR3;
always @ (posedge VAR4) begin
if (VAR2) begin
VAR3 <= 0;
end
else begin
VAR3 <= VAR3+1;
end
end
assign VAR1 = VAR3[4];
assign VAR5 = VAR3[3];
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/dfbbp/sky130_fd_sc_hd__dfbbp.symbol.v
| 1,467 |
module MODULE1 (
input VAR8 ,
output VAR3 ,
output VAR5 ,
input VAR6,
input VAR4 ,
input VAR2
);
supply1 VAR10;
supply0 VAR1;
supply1 VAR7 ;
supply0 VAR9 ;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/buf/sky130_fd_sc_lp__buf_0.v
| 1,993 |
module MODULE2 (
VAR5 ,
VAR1 ,
VAR4,
VAR6,
VAR8 ,
VAR2
);
output VAR5 ;
input VAR1 ;
input VAR4;
input VAR6;
input VAR8 ;
input VAR2 ;
VAR7 VAR3 (
.VAR5(VAR5),
.VAR1(VAR1),
.VAR4(VAR4),
.VAR6(VAR6),
.VAR8(VAR8),
.VAR2(VAR2)
);
endmodule
module MODULE2 (
VAR5,
VAR1
);
output VAR5;
input VAR1;
supply1 VAR4;
supply0 VAR6;
supply1 VAR8 ;
supply0 VAR2 ;
VAR7 VAR3 (
.VAR5(VAR5),
.VAR1(VAR1)
);
endmodule
|
apache-2.0
|
8l/kestrel
|
2/nexys2/uxa/ps2io/T_uxa_ps2_fifo.v
| 7,228 |
module MODULE1;
reg [7:0] VAR2;
reg VAR3;
reg VAR5;
reg VAR7;
reg VAR6;
reg VAR10;
wire [7:0] VAR8;
wire VAR11;
wire VAR4;
VAR1 VAR9 (
.VAR2(VAR2),
.VAR3(VAR3),
.VAR5(VAR5),
.VAR8(VAR8),
.VAR7(VAR7),
.VAR11(VAR11),
.VAR4(VAR4),
.VAR6(VAR6),
.VAR10(VAR10)
);
always begin
VAR6 <= ~VAR6;
end
|
apache-2.0
|
kernelpanics/Grad
|
CORDIC-Natural-Logarithm/Verilog/Natural-Logarithm/LUT_Z.v
| 3,004 |
module MODULE1#(parameter VAR4 = 32, parameter VAR1 = 5) (
input wire VAR6,
input wire VAR3,
input wire [VAR1-1:0] VAR2,
output reg [VAR4-1:0] VAR5
);
always @(posedge VAR6)
if (VAR3)
case (VAR2)
5'b00000: VAR5 <= 32'b10111111100011001001111101010100;
5'b00001: VAR5 <= 32'b10111111000000101100010101111000;
5'b00010: VAR5 <= 32'b10111110100000001010110001001001;
5'b00011: VAR5 <= 32'b10111110000000000010101011000100;
5'b00100: VAR5 <= 32'b10111110000000000010101011000100;
5'b00101: VAR5 <= 32'b10111101100000000000101010101100;
5'b00110: VAR5 <= 32'b10111101000000000000001010101011;
5'b00111: VAR5 <= 32'b10111100100000000000000010101011;
5'b01000: VAR5 <= 32'b10111100000000000000000000101011;
5'b01001: VAR5 <= 32'b10111011010111100011010101000010;
5'b01010: VAR5 <= 32'b10111011000000000000000000000011;
5'b01011: VAR5 <= 32'b10111010100000000000000000000001;
5'b01100: VAR5 <= 32'b10111010000000000000000000000000;
5'b01101: VAR5 <= 32'b10111001100000000000000000000000;
5'b01110: VAR5 <= 32'b10111001100000000000000000000000;
5'b01111: VAR5 <= 32'b10111001000000000000000000000000;
5'b10000: VAR5 <= 32'b10111000100000000000000000000000;
5'b10001: VAR5 <= 32'b10111000000000000000000000000000;
5'b10010: VAR5 <= 32'b10110111100000000000000000000000;
5'b10011: VAR5 <= 32'b10110111000000000000000000000000;
5'b10100: VAR5 <= 32'b10110110100000000000000000000000;
5'b10101: VAR5 <= 32'b10110110000000000000000000000000;
5'b10110: VAR5 <= 32'b10110101100000000000000000000000;
5'b10111: VAR5 <= 32'b10110101000000000000000000000000;
5'b11000: VAR5 <= 32'b10110100100000000000000000000000;
5'b11001: VAR5 <= 32'b10110100000000000000000000000000;
5'b11010: VAR5 <= 32'b10110011100000000000000000000000;
5'b11011: VAR5 <= 32'b10110011000000000000000000000000;
5'b11100: VAR5 <= 32'b10110010100000000000000000000000;
5'b11101: VAR5 <= 32'b10110010000000000000000000000000;
5'b11110: VAR5 <= 32'b10110001100000000000000000000000;
5'b11111: VAR5 <= 32'b10110001000000000000000000000000;
default: VAR5 <= 32'b00000000000000000000000000000000;
endcase
else
VAR5 <= 32'b00000000000000000000000000000000;
endmodule
|
gpl-3.0
|
nyaxt/dmix
|
spi_trx_t.v
| 1,557 |
module MODULE1;
reg clk;
parameter VAR6 = 20;
VAR12 clk = 0;
always #(VAR6/2) clk = ~clk;
reg VAR8;
parameter VAR4 = 55;
reg VAR5;
reg VAR3;
reg [7:0] VAR1;
reg VAR2;
VAR11 VAR10(
.clk(clk),
.VAR8(VAR8),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR1(VAR1),
.VAR2(VAR2));
task VAR7;
input wire [7:0] VAR9;
begin
VAR5 = VAR9[7];
VAR8 = 0; #(VAR4/2);
VAR8 = 1; #(VAR4/2);
VAR5 = VAR9[6];
VAR8 = 0; #(VAR4/2);
VAR8 = 1; #(VAR4/2);
VAR5 = VAR9[5];
VAR8 = 0; #(VAR4/2);
VAR8 = 1; #(VAR4/2);
VAR5 = VAR9[4];
VAR8 = 0; #(VAR4/2);
VAR8 = 1; #(VAR4/2);
VAR5 = VAR9[3];
VAR8 = 0; #(VAR4/2);
VAR8 = 1; #(VAR4/2);
VAR5 = VAR9[2];
VAR8 = 0; #(VAR4/2);
VAR8 = 1; #(VAR4/2);
VAR5 = VAR9[1];
VAR8 = 0; #(VAR4/2);
VAR8 = 1; #(VAR4/2);
VAR5 = VAR9[0];
VAR8 = 0; #(VAR4/2);
VAR8 = 1; #(VAR4/2);
end
endtask
|
mit
|
sam-falvo/polaris
|
ramcon/rtl/verilog/ramcon.v
| 3,381 |
module MODULE1(
input VAR4,
input VAR47,
output [22:0] VAR17,
inout [15:0] VAR43,
output VAR15,
output VAR20,
output VAR28,
output VAR5,
output VAR39,
output VAR21,
output VAR16,
output VAR49,
input VAR1,
output VAR50,
output [15:0] VAR42,
input [15:0] VAR18,
input [23:1] VAR46,
input [1:0] VAR40,
input VAR27,
input VAR32,
input VAR12,
output VAR6
);
wire VAR53;
wire VAR34, VAR22, VAR8, VAR35, VAR26;
wire VAR10, VAR24;
wire VAR51, VAR48, VAR41, VAR36, VAR13, VAR3;
reg VAR31, VAR30, VAR29, VAR33, VAR9, VAR37;
reg VAR44;
wire VAR45, VAR19, VAR14;
reg [14:0] VAR11;
always @(posedge VAR47) begin
if(VAR4) begin
VAR11 <= 0;
end
else begin
if(VAR11[14]) begin
VAR11 <= VAR11;
end
else begin
VAR11 <= VAR11 + 1;
end
end
end
wire VAR7 = ~VAR11[14];
assign VAR6 = VAR7 | VAR44;
reg [15:0] VAR38;
assign VAR17 = VAR19 ? VAR23 : VAR46;
assign VAR42 = VAR38;
always @(negedge VAR47) begin
if(VAR10) VAR38 <= VAR43;
end
assign VAR43 = VAR24 ? VAR18 : 16'VAR2;
assign VAR49 = ~VAR47 & VAR14;
VAR25 VAR52(
.VAR37(VAR37),
.VAR9(VAR9),
.VAR33(VAR33),
.VAR29(VAR29),
.VAR30(VAR30),
.VAR12(VAR12),
.VAR31(VAR31),
.VAR32(VAR32),
.VAR27(VAR27),
.VAR4(VAR7),
.VAR50(VAR50),
.VAR10(VAR10),
.VAR24(VAR24),
.VAR8(VAR8),
.VAR35(VAR35),
.VAR22(VAR22),
.VAR34(VAR34),
.VAR26(VAR26),
.VAR3(VAR3),
.VAR13(VAR13),
.VAR36(VAR36),
.VAR41(VAR41),
.VAR48(VAR48),
.VAR51(VAR51),
.VAR19(VAR19),
.VAR16(VAR16),
.VAR45(VAR45),
.VAR44(VAR44),
.VAR14(VAR14),
.VAR1(VAR1)
);
assign VAR20 = VAR7 | ~VAR34;
assign VAR15 = VAR7 | ~VAR22;
assign VAR28 = VAR7 | ~VAR8;
assign VAR5 = VAR7 | ~VAR35;
assign VAR39 = VAR7 | ~(VAR26 & VAR40[1]);
assign VAR21 = VAR7 | ~(VAR26 & VAR40[0]);
always @(posedge VAR47) begin
VAR31 <= VAR51;
VAR30 <= VAR48;
VAR29 <= VAR41;
VAR33 <= VAR36;
VAR9 <= VAR13;
VAR37 <= VAR3;
VAR44 <= VAR45;
end
endmodule
|
mpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/dlrtn/sky130_fd_sc_ls__dlrtn_1.v
| 2,358 |
module MODULE1 (
VAR7 ,
VAR8,
VAR10 ,
VAR4 ,
VAR5 ,
VAR6 ,
VAR3 ,
VAR2
);
output VAR7 ;
input VAR8;
input VAR10 ;
input VAR4 ;
input VAR5 ;
input VAR6 ;
input VAR3 ;
input VAR2 ;
VAR1 VAR9 (
.VAR7(VAR7),
.VAR8(VAR8),
.VAR10(VAR10),
.VAR4(VAR4),
.VAR5(VAR5),
.VAR6(VAR6),
.VAR3(VAR3),
.VAR2(VAR2)
);
endmodule
module MODULE1 (
VAR7 ,
VAR8,
VAR10 ,
VAR4
);
output VAR7 ;
input VAR8;
input VAR10 ;
input VAR4 ;
supply1 VAR5;
supply0 VAR6;
supply1 VAR3 ;
supply0 VAR2 ;
VAR1 VAR9 (
.VAR7(VAR7),
.VAR8(VAR8),
.VAR10(VAR10),
.VAR4(VAR4)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/a21boi/sky130_fd_sc_ms__a21boi_2.v
| 2,332 |
module MODULE1 (
VAR4 ,
VAR2 ,
VAR3 ,
VAR9,
VAR1,
VAR5,
VAR8 ,
VAR10
);
output VAR4 ;
input VAR2 ;
input VAR3 ;
input VAR9;
input VAR1;
input VAR5;
input VAR8 ;
input VAR10 ;
VAR7 VAR6 (
.VAR4(VAR4),
.VAR2(VAR2),
.VAR3(VAR3),
.VAR9(VAR9),
.VAR1(VAR1),
.VAR5(VAR5),
.VAR8(VAR8),
.VAR10(VAR10)
);
endmodule
module MODULE1 (
VAR4 ,
VAR2 ,
VAR3 ,
VAR9
);
output VAR4 ;
input VAR2 ;
input VAR3 ;
input VAR9;
supply1 VAR1;
supply0 VAR5;
supply1 VAR8 ;
supply0 VAR10 ;
VAR7 VAR6 (
.VAR4(VAR4),
.VAR2(VAR2),
.VAR3(VAR3),
.VAR9(VAR9)
);
endmodule
|
apache-2.0
|
mrehkopf/sd2snes
|
verilog/sd2snes_gsu/gsu_fmult.v
| 4,652 |
module MODULE1 (
VAR11,
VAR19,
VAR5,
VAR16);
input VAR11;
input [15:0] VAR19;
input [15:0] VAR5;
output [31:0] VAR16;
wire [31:0] VAR18;
wire [31:0] VAR16 = VAR18[31:0];
VAR10 VAR2 (
.VAR11 (VAR11),
.VAR19 (VAR19),
.VAR5 (VAR5),
.VAR16 (VAR18),
.VAR20 (1'b0),
.VAR14 (1'b1),
.VAR9 (1'b0),
.sum (1'b0));
VAR2.VAR1 = "VAR4=5",
VAR2.VAR3 = 2,
VAR2.VAR12 = "VAR6",
VAR2.VAR8 = "VAR13",
VAR2.VAR15 = 16,
VAR2.VAR17 = 16,
VAR2.VAR7 = 32;
endmodule
|
gpl-2.0
|
mrehkopf/sd2snes
|
verilog/sd2snes_dsp/upd77c25.v
| 19,785 |
module MODULE1(
input [7:0] VAR46,
output [7:0] VAR51,
input VAR39,
input enable,
input VAR59,
input VAR28,
input VAR32,
input VAR21,
input VAR115,
input VAR76,
input [23:0] VAR91,
input [10:0] VAR97,
input VAR80,
input [15:0] VAR83,
input [10:0] VAR54,
input VAR64,
input [10:0] VAR29,
input [15:0] VAR48,
output [15:0] VAR111,
output [15:0] VAR85,
output [10:0] VAR57,
output [15:0] VAR33,
output [15:0] VAR12,
output [5:0] VAR124,
output [5:0] VAR16
);
parameter VAR7 = 8'b00000001;
parameter VAR60 = 8'b00000010;
parameter VAR109 = 8'b00000100;
parameter VAR69 = 8'b00001000;
parameter VAR95 = 8'b00010000;
parameter VAR13 = 8'b00100000;
parameter VAR110 = 8'b01000000;
parameter VAR121 = 8'b10000000;
parameter VAR74 = 2'b00;
parameter VAR122 = 2'b01;
parameter VAR10 = 2'b10;
parameter VAR99 = 2'b11;
parameter VAR106 = 15;
parameter VAR8 = 12;
parameter VAR79 = 10;
reg [1:0] VAR77;
reg [1:0] VAR112;
reg [1:0] VAR70;
reg [1:0] VAR19;
reg [1:0] VAR93;
reg [1:0] VAR108;
reg [10:0] VAR1;
reg [7:0] VAR114;
reg [1:0] VAR4;
reg [3:0] VAR2;
reg [3:0] VAR44;
reg [10:0] VAR100;
wire [15:0] VAR11;
reg [15:0] VAR125;
assign VAR11 = VAR125;
wire [23:0] VAR81;
VAR102 VAR92 (
.VAR105(VAR115), .VAR88(VAR76), .VAR82(VAR97), .VAR40(VAR91), .VAR104(VAR115), .VAR9(VAR1), .VAR118(VAR81) );
VAR102 VAR92 (
.VAR68(VAR115), .VAR78(VAR76), .VAR117(VAR97), .VAR30(VAR91), .VAR24(VAR1), .VAR53(VAR81) );
wire [23:0] VAR87 = VAR81;
reg [1:0] VAR113;
reg [1:0] VAR25;
reg [3:0] VAR18;
reg VAR37;
reg [1:0] VAR73;
reg [3:0] VAR3;
reg VAR75;
reg [3:0] VAR26;
reg [3:0] VAR6;
wire [15:0] VAR47;
VAR116 VAR67 (
.VAR105(VAR115), .VAR88(VAR80), .VAR82(VAR54), .VAR40(VAR83), .VAR104(VAR115), .VAR9(VAR100), .VAR118(VAR47) );
VAR116 VAR67 (
.VAR68(VAR115), .VAR78(VAR80), .VAR117(VAR54), .VAR30(VAR83), .VAR24(VAR100), .VAR53(VAR47) );
wire [15:0] VAR15;
wire [9:0] VAR96;
reg [7:0] VAR90;
wire [7:0] VAR5;
wire [7:0] VAR119;
wire VAR52 = VAR32 & VAR64;
VAR84 VAR120 (
.VAR105(VAR115), .VAR88(VAR94), .VAR82(VAR96), .VAR40(VAR11), .VAR42(VAR15), .VAR104(VAR115), .VAR66(VAR52), .VAR9(VAR29), .VAR89(VAR46), .VAR118(VAR5) );
VAR84 VAR120 (
.VAR68(VAR115), .VAR107(VAR94), .VAR56(VAR96), .VAR43(VAR11), .VAR123(VAR15), .VAR31(VAR52), .VAR34(VAR29), .VAR55(VAR46), .VAR36(VAR5) );
assign VAR94 = ((VAR113 != VAR10) && VAR6 == 4'b1111 && VAR114 == VAR13);
assign VAR96 = {VAR4,
VAR2 | ((|(VAR114 & (VAR109 | VAR69)) && VAR6 == 4'b1100)
? 4'b0100
: 4'b0000),
VAR44};
reg signed [15:0] VAR63;
reg signed [15:0] VAR35;
reg [15:0] VAR58;
reg [15:0] VAR27;
reg [15:0] VAR14;
reg [15:0] VAR45;
reg [3:0] VAR86;
reg VAR71;
reg [8:0] VAR101;
reg [10:0] VAR38;
reg [15:0] VAR20;
reg [3:0] VAR103;
wire [31:0] VAR17 = VAR63 * VAR35;
reg [15:0] VAR61;
reg [15:0] VAR49;
reg [15:0] VAR62;
reg [15:0] VAR65;
reg [15:0] VAR98;
reg [1:0] VAR22;
reg [10:0] VAR50 [15:0];
reg [15:0] VAR23;
reg [15:0] VAR41 [1:0];
reg [3:0] VAR72 = 0;
assign VAR111 = VAR14;
assign VAR85 = VAR45;
assign VAR57 = VAR1;
assign VAR33 = VAR41[0];
assign VAR12 = VAR41[1];
assign VAR124 = {VAR108[0],VAR93[0],VAR19[0],VAR70[0],VAR112[0],VAR77[0]};
assign VAR16 = {VAR108[1],VAR93[1],VAR19[1],VAR70[1],VAR112[1],VAR77[1]};
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/or3/sky130_fd_sc_ls__or3_2.v
| 2,153 |
module MODULE2 (
VAR10 ,
VAR2 ,
VAR8 ,
VAR4 ,
VAR1,
VAR9,
VAR5 ,
VAR7
);
output VAR10 ;
input VAR2 ;
input VAR8 ;
input VAR4 ;
input VAR1;
input VAR9;
input VAR5 ;
input VAR7 ;
VAR6 VAR3 (
.VAR10(VAR10),
.VAR2(VAR2),
.VAR8(VAR8),
.VAR4(VAR4),
.VAR1(VAR1),
.VAR9(VAR9),
.VAR5(VAR5),
.VAR7(VAR7)
);
endmodule
module MODULE2 (
VAR10,
VAR2,
VAR8,
VAR4
);
output VAR10;
input VAR2;
input VAR8;
input VAR4;
supply1 VAR1;
supply0 VAR9;
supply1 VAR5 ;
supply0 VAR7 ;
VAR6 VAR3 (
.VAR10(VAR10),
.VAR2(VAR2),
.VAR8(VAR8),
.VAR4(VAR4)
);
endmodule
|
apache-2.0
|
cagiurumescu/pmod_oled_s3e
|
src/oled_init.v
| 7,509 |
module MODULE1 (
input clk,
input reset,
input VAR32,
output reg VAR17,
output VAR25,
output VAR8,
output VAR4,
output VAR19, output reg VAR27,
output reg VAR9,
output reg VAR36
);
assign VAR19 = 1'b0;
localparam VAR24 = 12;
localparam VAR14 = 1;
localparam VAR35 = 100;
localparam VAR34 = VAR30'h00;
localparam VAR1 = VAR30'h01;
localparam VAR5 = VAR30'h02;
localparam VAR31 = VAR30'h03;
localparam VAR6 = VAR30'h04;
localparam VAR42= VAR30'h05;
localparam VAR28= VAR30'h06;
localparam VAR41 = VAR30'h07;
localparam VAR29 = VAR30'h08;
localparam VAR21 = VAR30'h09;
localparam VAR40 = VAR30'h0A;
localparam VAR10 = VAR30'h0B;
localparam VAR20 = VAR30'h0C;
localparam VAR23 = VAR30'h0D;
localparam VAR12 = VAR30'h0E;
localparam VAR18 = VAR30'h0F;
localparam VAR22 = VAR30'h10;
localparam VAR2 = VAR30'h11;
reg [VAR30-1:0] VAR16;
reg [VAR24-1:0] VAR33;
reg VAR37;
wire VAR38;
reg [7:0] VAR39;
reg VAR3;
wire VAR26;
always @(posedge clk or posedge reset) begin
if (reset) begin
VAR17 <= 'b0;
VAR27 <= 'b1;
VAR9 <= 'b1;
VAR36 <= 'b1;
VAR16 <= VAR34;
VAR37 <= 'b0;
VAR33 <= 'b0;
VAR3 <= 'b0;
VAR39 <= 'b0;
end else begin
case (VAR16)
VAR34: begin
if (VAR32==1'b1) begin
VAR16 <= VAR1;
VAR36 <= 1'b0;
VAR37 <= 'b1;
VAR33 <= VAR14;
end
end
VAR1: begin
VAR37 <= 'b0;
if (VAR38 == 1'b1) begin
VAR16 <= VAR5;
VAR39 <= 8'hAE;
VAR3 <= 'b1;
end
end
VAR5: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR31;
VAR27 <= 'b0;
VAR37 <= 'b1;
VAR33 <= VAR14;
end
end
VAR31: begin
VAR37 <= 'b0;
if (VAR38==1'b1) begin
VAR16 <= VAR6;
VAR27 <= 'b1;
VAR37 <= 'b1;
VAR33 <= VAR14;
end
end
VAR6: begin
VAR37 <= 'b0;
if (VAR38==1'b1) begin
VAR16 <= VAR42;
VAR3 <= 'b1;
VAR39 <= 8'h8D;
end
end
VAR42: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR28;
VAR3 <= 'b1;
VAR39 <= 8'h14;
end
end
VAR28: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR41;
VAR3 <= 'b1;
VAR39 <= 8'hD9;
end
end
VAR41: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR29;
VAR3 <= 'b1;
VAR39 <= 8'hF1;
end
end
VAR29: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR21;
VAR9 <= 'b0;
VAR37 <= 'b1;
VAR33 <= VAR35;
end
end
VAR21: begin
VAR37 <= 'b0;
if (VAR38==1'b1) begin
VAR16 <= VAR40;
VAR3 <= 'b1;
VAR39 <= 8'h81;
end
end
VAR40: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR10;
VAR3 <= 'b1;
VAR39 <= 8'h0F;
end
end
VAR10: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR20;
VAR3 <= 'b1;
VAR39 <= 8'hA1;
end
end
VAR20: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR23;
VAR3 <= 'b1;
VAR39 <= 8'hC8;
end
end
VAR23: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR12;
VAR3 <= 'b1;
VAR39 <= 8'hDA;
end
end
VAR12: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR18;
VAR3 <= 'b1;
VAR39 <= 8'h20;
end
end
VAR18: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR22;
VAR3 <= 'b1;
VAR39 <= 8'hAF;
end
end
VAR22: begin
VAR3 <= 'b0;
if (VAR26==1'b1) begin
VAR16 <= VAR2;
VAR17 <= 1'b1;
end
end
VAR2: begin
if (VAR32==1'b0) begin
VAR17 <= 'b0;
VAR16 <= VAR34;
end
end
endcase
end
end
VAR15 VAR7 (
.clk(clk),
.reset(reset),
.VAR3(VAR3),
.VAR39(VAR39),
.VAR26(VAR26),
.VAR25(VAR25),
.VAR8(VAR8),
.VAR4(VAR4)
);
VAR13 VAR11(
.clk(clk),
.reset(reset),
.VAR37(VAR37),
.VAR33(VAR33),
.VAR38(VAR38)
);
endmodule
|
gpl-2.0
|
tmatsuya/milkymist-ml401
|
cores/ac97/rtl/ac97_ctlif.v
| 4,554 |
module MODULE1 #(
parameter VAR29 = 4'h0
) (
input VAR2,
input VAR23,
input [13:0] VAR8,
input VAR6,
input [31:0] VAR24,
output reg [31:0] VAR30,
output reg VAR3,
output reg VAR15,
output reg VAR14,
output reg VAR1,
input VAR32,
input VAR18,
output reg VAR12,
output reg [19:0] VAR10,
output reg VAR37,
output reg [19:0] VAR34,
input VAR40,
input VAR22,
input VAR13,
input VAR7,
input [19:0] VAR35,
input VAR20,
input [19:0] VAR19,
output reg VAR31,
output reg [29:0] VAR41,
output reg [15:0] VAR21,
input VAR5,
output reg VAR25,
output reg [29:0] VAR17,
output reg [15:0] VAR28,
input VAR26
);
wire VAR36 = VAR21 == 16'd0;
reg VAR4;
always @(posedge VAR2) begin
if(VAR23)
VAR4 <= 1'b1;
end
else
VAR4 <= VAR36;
end
wire VAR27 = VAR28 == 16'd0;
reg VAR39;
always @(posedge VAR2) begin
if(VAR23)
VAR39 <= 1'b1;
end
else
VAR39 <= VAR27;
end
wire VAR11 = VAR8[13:10] == VAR29;
reg VAR38;
reg VAR42;
reg [6:0] VAR33;
reg [15:0] VAR9;
reg [15:0] VAR16;
always @(posedge VAR2) begin
if(VAR23) begin
VAR30 <= 32'd0;
VAR38 <= 1'b0;
VAR42 <= 1'b0;
VAR33 <= 7'd0;
VAR9 <= 16'd0;
VAR12 <= 1'b0;
VAR37 <= 1'b0;
VAR31 <= 1'b0;
VAR41 <= 30'd0;
VAR21 <= 16'd0;
VAR25 <= 1'b0;
VAR17 <= 30'd0;
VAR28 <= 16'd0;
VAR3 <= 1'b0;
VAR15 <= 1'b0;
VAR14 <= 1'b0;
VAR1 <= 1'b0;
end else begin
VAR3 <= 1'b0;
VAR15 <= 1'b0;
VAR14 <= 1'b0;
VAR1 <= 1'b0;
if(VAR32 & VAR18) begin
VAR12 <= VAR38;
VAR10 <= {~VAR42, VAR33, 12'd0};
VAR37 <= VAR38 & VAR42;
VAR34 <= {VAR9, 4'd0};
VAR38 <= 1'b0;
if(VAR38)
VAR3 <= 1'b1;
end
if(VAR40 & VAR22) begin
if(VAR13 & VAR7 & VAR20) begin
VAR15 <= 1'b1;
VAR16 <= VAR19[19:4];
end
end
if(VAR5) begin
VAR41 <= VAR41 + 30'd1;
VAR21 <= VAR21 - 16'd1;
end
if(VAR26) begin
VAR17 <= VAR17 + 30'd1;
VAR28 <= VAR28 - 16'd1;
end
if(VAR36 & ~VAR4)
VAR14 <= 1'b1;
if(VAR27 & ~VAR39)
VAR1 <= 1'b1;
VAR30 <= 32'd0;
if(VAR11) begin
if(VAR6) begin
case(VAR8[3:0])
4'b0000: begin
VAR38 <= VAR24[0];
VAR42 <= VAR24[1];
end
4'b0001: VAR33 <= VAR24[6:0];
4'b0010: VAR9 <= VAR24[15:0];
4'b0100: VAR31 <= VAR24[0];
4'b0101: VAR41 <= VAR24[31:2];
4'b0110: VAR21 <= VAR24[17:2];
4'b1000: VAR25 <= VAR24[0];
4'b1001: VAR17 <= VAR24[31:2];
4'b1010: VAR28 <= VAR24[17:2];
endcase
end
case(VAR8[3:0])
4'b0000: VAR30 <= {VAR42, VAR38};
4'b0001: VAR30 <= VAR33;
4'b0010: VAR30 <= VAR9;
4'b0011: VAR30 <= VAR16;
4'b0100: VAR30 <= VAR31;
4'b0101: VAR30 <= {VAR41, 2'b00};
4'b0110: VAR30 <= {VAR21, 2'b00};
4'b1000: VAR30 <= VAR25;
4'b1001: VAR30 <= {VAR17, 2'b00};
4'b1010: VAR30 <= {VAR28, 2'b00};
endcase
end
end
end
endmodule
|
lgpl-3.0
|
paraschas/MIPS_CPU
|
library.v
| 20,135 |
module MODULE3 #(
parameter VAR42 = 32
) (
input wire [3:0] VAR70,
input wire [VAR42 - 1:0] VAR34,
input wire [VAR42 - 1:0] VAR84,
output reg [VAR42 - 1:0] out,
output wire VAR69
);
always @(VAR70, VAR34, VAR84) begin
case(VAR70)
0 : out = VAR34 & VAR84;
1 : out = VAR34 | VAR84;
2 : out = VAR34 + VAR84;
6 : out = VAR34 - VAR84;
7 : out = (VAR34 < VAR84) ? 1 : 0;
12 : out = ~(VAR34 | VAR84);
default: out = 32'VAR91;
endcase
end
assign VAR69 = (out == 0);
endmodule
module MODULE14 (
input wire [5:0] VAR58,
input wire [1:0] VAR37,
output reg [3:0] VAR5
);
always @ (VAR58, VAR37) begin
case(VAR37)
0 : VAR5 = 4'b0010;
1 : VAR5 = 4'b0110;
2 : case(VAR58)
32 : VAR5 = 4'b0010;
34 : VAR5 = 4'b0110;
36 : VAR5 = 4'b0000;
37 : VAR5 = 4'b0001;
42 : VAR5 = 4'b0111;
default: VAR5 = 4'VAR91;
endcase
default: VAR5 = 4'VAR91;
endcase
end endmodule
module MODULE13 (
input wire [31:0] VAR59,
input wire [31:0] VAR14,
output wire [31:0] VAR64
);
assign VAR64 = VAR59 + VAR14;
endmodule
module MODULE9 (
input wire [5:0] VAR21,
output reg VAR55,
output reg VAR86,
output reg VAR81,
output reg VAR60,
output reg VAR32,
output reg VAR17,
output reg VAR7,
output reg [1:0] VAR37
);
always @ (VAR21) begin
case(VAR21)
0 : begin
VAR86 = 1'b1;
VAR17 = 1'b0;
VAR81 = 1'b0;
VAR32 = 1'b0;
VAR37 = 2'b10;
VAR60 = 1'b0;
VAR7 = 1'b0;
VAR55 = 1'b1;
end
4 : begin
VAR86 = 1'b0;
VAR17 = 1'b1;
VAR81 = 1'b0;
VAR32 = 1'b0;
VAR37 = 2'b01;
VAR60 = 1'b0;
VAR7 = 1'b0;
VAR55 = 1'b0;
end
5 : begin
VAR86 = 1'b0;
VAR17 = 1'b1;
VAR81 = 1'b0;
VAR32 = 1'b0;
VAR37 = 2'b11;
VAR60 = 1'b0;
VAR7 = 1'b0;
VAR55 = 1'b0;
end
35 : begin
VAR86 = 1'b0;
VAR17 = 1'b0;
VAR81 = 1'b1;
VAR32 = 1'b1;
VAR37 = 2'b00;
VAR60 = 1'b0;
VAR7 = 1'b1;
VAR55 = 1'b1;
end
43 : begin
VAR86 = 1'b0;
VAR17 = 1'b0;
VAR81 = 1'b0;
VAR32 = 1'b0;
VAR37 = 2'b00;
VAR60 = 1'b1;
VAR7 = 1'b1;
VAR55 = 1'b0;
end
default : begin
VAR86 = 1'b0;
VAR17 = 1'b0;
VAR81 = 1'b0;
VAR32 = 1'b0;
VAR37 = 2'b11;
VAR60 = 1'b0;
VAR7 = 1'b0;
VAR55 = 1'b0;
end
endcase
end endmodule
module MODULE8 #(
parameter VAR50 = 1024
) (
input wire [31:0] VAR26,
output reg [31:0] VAR23
);
reg [31:0] VAR38[VAR50 - 1:0];
always @(VAR26) begin
if (VAR26[31:12]) begin
:", );
end
VAR23 = VAR38[VAR26[11:0]];
end endmodule
module MODULE18 #(
parameter VAR42 = 1
) (
input wire [VAR42 - 1:0] VAR34,
input wire [VAR42 - 1:0] VAR84,
input wire select,
output reg [VAR42 - 1:0] out
);
always @(VAR34, VAR84, select) begin
case(select)
0 : out = VAR34;
1 : out = VAR84;
default: out = VAR34;
endcase
end endmodule
module MODULE11 #(
parameter VAR42 = 1
) (
input wire [VAR42 - 1:0] VAR34,
input wire [VAR42 - 1:0] VAR84,
input wire [VAR42 - 1:0] VAR65,
input wire [VAR42 - 1:0] VAR80,
input wire [1:0] select,
output reg [VAR42 - 1:0] out
);
always @(VAR34, VAR84, VAR65, VAR80, select) begin
case(select)
0 : out = VAR34;
1 : out = VAR84;
2 : out = VAR65;
3 : out = VAR80;
default: out = VAR34;
endcase
end endmodule
module MODULE7 #(
parameter VAR50 = 4096
) (
input wire VAR22,
input wire [31:0] VAR26,
input wire VAR1,
output wire [31:0] VAR8,
input wire VAR71,
input wire [31:0] VAR16
);
reg [31:0] VAR38[VAR50 - 1:0];
always @(VAR1, VAR71)
if (VAR1 && VAR71) begin
:", );
end
always @(posedge VAR1, posedge VAR71)
if (VAR26[31:12]) begin
:", );
end
assign VAR8 = (~VAR71 && VAR1) ? VAR38[VAR26[11:0]] : 32'VAR91;
always @(negedge VAR22)
if (~VAR1 && VAR71) begin
VAR38[VAR26[11:0]] <= VAR16;
VAR90("\VAR20 VAR38 %2d VAR96 address %2d VAR87 VAR77 %3d\VAR39",
VAR16, VAR26[11:0], );
end
endmodule
module MODULE10 (
input wire VAR22,
input wire reset,
input wire VAR88,
input wire [31:0] VAR10,
output reg [31:0] VAR43
);
always @(posedge VAR22, negedge reset) begin
if (~reset)
VAR43 = 0;
end
else if (~VAR88)
VAR43 = VAR10;
end endmodule
module MODULE12 (
input wire [31:0] VAR43,
output wire [31:0] VAR59
);
assign VAR59 = VAR43 + 4;
endmodule
module MODULE5 (
input wire VAR22,
input wire reset,
input wire [4:0] VAR6,
output reg [31:0] VAR2,
input wire [4:0] VAR66,
output reg [31:0] VAR48,
input wire VAR71,
input wire [4:0] VAR94,
input wire [31:0] VAR16
);
reg [31:0] VAR38[0:31];
integer VAR100;
always @(posedge VAR22, VAR6, VAR66) begin
VAR2 = VAR38[VAR6];
VAR48 = VAR38[VAR66];
end
always @(negedge reset)
for (VAR100 = 0; VAR100 < 32; VAR100 = VAR100 + 1)
VAR38[VAR100] = 0;
always @(negedge VAR22)
if (reset && VAR71) begin
VAR38[VAR94] <= VAR16;
VAR90("\VAR20 VAR38 %2d VAR96 register %2d VAR87 VAR77 %3d\VAR39",
VAR16, VAR94, );
end
endmodule
module MODULE17 (
input wire [15:0] VAR83,
output reg [31:0] VAR53
);
always @(VAR83) begin
VAR53[31:0] = {{16{VAR83[15]}}, VAR83[15:0]};
end endmodule
module MODULE15 (
input wire VAR22,
input wire VAR71,
input wire VAR63,
input wire [31:0] VAR59,
output reg [31:0] VAR74,
input wire [31:0] VAR27,
output reg [31:0] VAR18
);
always @(negedge VAR22) begin
if (VAR63) begin
VAR74 <= 0;
VAR18 <= 0;
end
else if (VAR71) begin
VAR74 <= VAR59;
VAR18 <= VAR27;
end
end endmodule
module MODULE1 (
input wire VAR22,
input wire [31:0] VAR18,
output reg [31:0] VAR78,
input wire [31:0] VAR74,
output reg [31:0] VAR72,
input wire [31:0] VAR24,
output reg [31:0] VAR95,
input wire [31:0] VAR68,
output reg [31:0] VAR30,
input wire [31:0] VAR53,
output reg [31:0] VAR56,
input wire VAR55,
output reg VAR92,
input wire VAR86,
output reg VAR45,
input wire VAR81,
output reg VAR33,
input wire VAR60,
output reg VAR19,
input wire VAR32,
output reg VAR29,
input wire VAR17,
output reg VAR44,
input wire VAR7,
output reg VAR36,
input wire [1:0] VAR37,
output reg [1:0] VAR11,
input wire [4:0] VAR61,
output reg [4:0] VAR49,
input wire [4:0] VAR89,
output reg [4:0] VAR4,
input wire [4:0] rd,
output reg [4:0] VAR3
);
always @(negedge VAR22) begin
VAR78 <= VAR18;
VAR72 <= VAR74;
VAR95 <= VAR24;
VAR30 <= VAR68;
VAR56 <= VAR53;
VAR92 <= VAR55;
VAR45 <= VAR86;
VAR33 <= VAR81;
VAR19 <= VAR60;
VAR29 <= VAR32;
VAR44 <= VAR17;
VAR36 <= VAR7;
VAR11 <= VAR37;
VAR49 <= VAR61;
VAR4 <= VAR89;
VAR3 <= rd;
end endmodule
module MODULE2 (
input wire VAR22,
input wire [31:0] VAR78,
output reg [31:0] VAR40,
input wire [31:0] VAR64,
output reg [31:0] VAR79,
input wire VAR82,
output reg VAR15,
input wire [31:0] VAR51,
output reg [31:0] VAR54,
input wire [31:0] VAR31,
output reg [31:0] VAR93,
input wire [4:0] VAR57,
output reg [4:0] VAR73,
input wire VAR92,
output reg VAR28,
input wire VAR33,
output reg VAR97,
input wire VAR19,
output reg VAR76,
input wire VAR29,
output reg VAR67,
input wire VAR44,
output reg VAR47,
input wire VAR75,
output reg VAR85
);
always @(negedge VAR22) begin
VAR40 <= VAR78;
VAR79 <= VAR64;
VAR15 <= VAR82;
VAR54 <= VAR51;
VAR93 <= VAR31;
VAR73 <= VAR57;
VAR28 <= VAR92;
VAR97 <= VAR33;
VAR76 <= VAR19;
VAR67 <= VAR29;
VAR47 <= VAR44;
VAR85 <= VAR75;
end endmodule
module MODULE16 (
input wire VAR22,
input wire [31:0] VAR40,
output reg [31:0] VAR52,
input wire [31:0] VAR25,
output reg [31:0] VAR98,
input wire [31:0] VAR54,
output reg [31:0] VAR12,
input wire [4:0] VAR73,
output reg [4:0] VAR46,
input wire VAR28,
output reg VAR99,
input wire VAR67,
output reg VAR35
);
always @(negedge VAR22) begin
VAR52 <= VAR40;
VAR98 <= VAR25;
VAR12 <= VAR54;
VAR46 <= VAR73;
VAR99 <= VAR28;
VAR35 <= VAR67;
end endmodule
module MODULE6 (
input wire [4:0] VAR49,
input wire [4:0] VAR4,
input wire [4:0] VAR13,
input wire [4:0] VAR9,
input wire VAR28,
input wire VAR99,
output reg [1:0] VAR41,
output reg [1:0] VAR62
);
always @*
if (VAR99 && VAR9 && (VAR9 == VAR49) &&
((VAR13 != VAR49) || (~VAR28)))
VAR41 = 2'b01;
else if (VAR28 && VAR13 && (VAR13 == VAR49))
VAR41 = 2'b10;
else
VAR41 = 2'b00;
always @*
if (VAR99 && VAR9 && (VAR9 == VAR4) &&
((VAR13 != VAR4) || (~VAR28)))
VAR62 = 2'b01;
else if (VAR28 && VAR13 && (VAR13 == VAR4))
VAR62 = 2'b10;
else
VAR62 = 2'b00;
endmodule
module MODULE4 (
input wire VAR33,
input wire [4:0] VAR61,
input wire [4:0] VAR89,
input wire [4:0] VAR4,
output reg VAR88
);
always @*
if (VAR33 && ((VAR4 == VAR61) || (VAR4 == VAR89))) begin
VAR88 = 1;
end
else begin
VAR88 = 0;
end
endmodule
|
mit
|
freecores/orsoc_graphics_accelerator
|
rtl/verilog/gfx/gfx_rasterizer.v
| 14,710 |
module MODULE1(VAR4, VAR26,
VAR24, VAR22, VAR15,
VAR54, VAR3, VAR78, VAR46, VAR9,
VAR27, VAR18, VAR47, VAR21,
VAR41, VAR85,
VAR58, VAR84,
VAR71, VAR35,
VAR30,
VAR76, VAR11, VAR38, VAR17,
VAR70, VAR51,
VAR45, VAR7, VAR20,VAR57,
VAR66, VAR19,
VAR60, VAR31, VAR12
);
parameter VAR1 = 16;
parameter VAR50 = 16;
parameter VAR62 = 5;
input VAR4;
input VAR26;
input VAR24;
input VAR22;
output reg VAR15;
input VAR54;
input VAR3;
input VAR78;
input VAR46;
input VAR9;
input [VAR1-1:0] VAR27;
input [VAR1-1:0] VAR18;
input [VAR1-1:0] VAR47;
input [VAR1-1:0] VAR21;
input signed [VAR1-1:-VAR50] VAR41;
input signed [VAR1-1:-VAR50] VAR85;
input signed [VAR1-1:-VAR50] VAR58;
input signed [VAR1-1:-VAR50] VAR84;
input signed [VAR1-1:-VAR50] VAR71;
input signed [VAR1-1:-VAR50] VAR35;
wire signed [VAR1-1:0] VAR13 = (VAR41[VAR1-1:0]);
wire signed [VAR1-1:0] VAR39 = (VAR85[VAR1-1:0]);
wire signed [VAR1-1:0] VAR67 = (VAR58[VAR1-1:0]);
wire signed [VAR1-1:0] VAR75 = (VAR84[VAR1-1:0]);
input VAR30;
input [VAR1-1:0] VAR76;
input [VAR1-1:0] VAR11;
input [VAR1-1:0] VAR38;
input [VAR1-1:0] VAR17;
input [VAR1-1:0] VAR70;
input [VAR1-1:0] VAR51;
output reg [VAR1-1:0] VAR45;
output reg [VAR1-1:0] VAR7;
output reg [VAR1-1:0] VAR20;
output reg [VAR1-1:0] VAR57;
output reg VAR66;
output reg VAR19;
output [2*VAR1-1:0] VAR60;
output [2*VAR1-1:0] VAR31;
output [2*VAR1-1:0] VAR12;
wire VAR28 = VAR46 ? VAR22 : VAR24;
reg [VAR1-1:0] VAR72;
reg [VAR1-1:0] VAR37;
reg [VAR1-1:0] VAR33;
reg [VAR1-1:0] VAR59;
wire VAR77; wire VAR65; wire VAR69;
reg VAR32;
wire [VAR1-1:0] VAR61; wire [VAR1-1:0] VAR43; wire VAR83;
reg [2:0] state;
parameter VAR44 = 3'b000,
VAR79 = 3'b001,
VAR6 = 3'b010,
VAR36 = 3'b011,
VAR80 = 3'b100;
reg [VAR62-1:0] VAR40;
always @(posedge VAR4 or posedge VAR26)
if(VAR26)
VAR40 <= 1'b0;
else if(VAR46 & VAR28 & ~VAR23)
VAR40 <= VAR40 - 1'b1;
else if(VAR46 & VAR23 & ~VAR28)
VAR40 <= VAR40 + 1'b1;
always @(posedge VAR4 or posedge VAR26)
begin
if(VAR26)
begin
VAR72 <= 1'b0;
VAR37 <= 1'b0;
VAR33 <= 1'b0;
VAR59 <= 1'b0;
end
else
begin
if(VAR30)
begin
if(VAR13 < (VAR76)) VAR72 <= VAR76;
end
else if(VAR13 > (VAR38)) VAR72 <= VAR38;
end
else
VAR72 <= VAR13;
if(VAR39 < (VAR11)) VAR37 <= VAR11;
end
else if(VAR39 > (VAR17)) VAR37 <= VAR17;
else
VAR37 <= VAR39;
if(VAR67 < (VAR76)) VAR33 <= VAR76;
else if(VAR67 > (VAR38 -1)) VAR33 <= VAR38 -1'b1;
else
VAR33 <= VAR58[VAR1-1:0] - 1;
if(VAR75 < (VAR11)) VAR59 <= VAR11;
else if(VAR75 > (VAR17 -1)) VAR59 <= VAR17 -1'b1;
else
VAR59 <= VAR75 - 1;
end
else
begin
VAR72 <= VAR13 >= 0 ? VAR13 : 1'b0;
VAR37 <= VAR39 >= 0 ? VAR39 : 1'b0;
VAR33 <= (VAR67 - 1) >= 0 ? VAR67 - 1 : 1'b0;
VAR59 <= (VAR75 - 1) >= 0 ? VAR75 - 1 : 1'b0;
end
end
end
wire VAR52 = (VAR45 >= VAR33) | (VAR9 && (VAR20 >= VAR47-1));
wire VAR48 = (VAR28 | VAR9) &
(VAR45 >= VAR33) &
((VAR7 >= VAR59) | (VAR9 && (VAR57 >= VAR21-1)));
wire VAR34 = (VAR72 > VAR33) | (VAR37 > VAR59);
wire VAR25 = ~VAR46 | (VAR40 == 1'b0);
always @(posedge VAR4 or posedge VAR26)
if(VAR26)
state <= VAR44;
else
case (state)
VAR44:
if(VAR78)
state <= VAR36;
else if(VAR54 & !VAR34) state <= VAR79;
else if(VAR3)
state <= VAR6;
VAR79:
if(VAR48) state <= VAR44;
VAR6:
if(!VAR77 & !VAR32) state <= VAR44;
VAR36:
if(VAR5 & VAR25)
state <= VAR44;
else if(VAR5)
state <= VAR80;
VAR80:
if(VAR25)
state <= VAR44;
endcase
wire VAR53 = VAR46 ? (VAR40 <= VAR1) & ~VAR19 : VAR28;
wire VAR10 = VAR46 ? (VAR40 <= VAR1-1) & ~VAR19 : VAR28;
always @(posedge VAR4 or posedge VAR26)
begin
if(VAR26)
begin
VAR15 <= 1'b0;
VAR45 <= 1'b0;
VAR7 <= 1'b0;
VAR66 <= 1'b0;
VAR19 <= 1'b0;
VAR20 <= 1'b0;
VAR57 <= 1'b0;
VAR32 <= 1'b0;
end
else
begin
case (state)
VAR44:
if(VAR54 & !VAR34) begin
VAR15 <= 1'b0;
VAR66 <= 1'b1;
VAR45 <= VAR72;
VAR7 <= VAR37;
VAR20 <= (((VAR76) < VAR13) ? 1'b0 :
(VAR76) - VAR13) + VAR27;
VAR57 <= (((VAR11) < VAR39) ? 1'b0 :
(VAR11) - VAR39) + VAR18;
end
else if(VAR54 & VAR34 & !VAR15) VAR15 <= 1'b1;
end
else if(VAR3)
begin
VAR32 <= 1'b1;
VAR15 <= 1'b0;
end
else
VAR15 <= 1'b0;
VAR79:
begin
if(VAR28) begin
if(VAR52) begin
VAR45 <= VAR72;
VAR7 <= VAR7 + 1'b1;
VAR20 <= ((VAR76) < VAR13 ? 1'b0 :
(VAR76) - VAR13) + (VAR27);
VAR57 <= VAR57 + 1'b1;
end
else
begin
VAR45 <= VAR45 + 1'b1;
VAR20 <= VAR20 + 1'b1;
end
end
if(VAR48) begin
VAR66 <= 1'b0; VAR15 <= 1'b1;
end
end
VAR6:
begin
VAR32 <= 1'b0;
VAR66 <= VAR77 & VAR69;
VAR45 <= VAR65 ? VAR61 : VAR43;
VAR7 <= VAR65 ? VAR43 : VAR61;
VAR15 <= !VAR77 & !VAR32;
end
VAR36:
if(VAR5)
begin
VAR19 <= 1'b0;
VAR66 <= 1'b0;
if(VAR25)
VAR15 <= 1'b1;
end
else if(~VAR46)
begin
VAR45 <= VAR82;
VAR7 <= VAR73;
VAR66 <= VAR23 ;
end
else if(VAR46 & VAR53)
begin
VAR45 <= VAR82;
VAR7 <= VAR73;
VAR19 <= VAR23;
end
else
begin
VAR19 <= 1'b0;
VAR66 <= 1'b0;
end
VAR80:
if(VAR25)
VAR15 <= 1'b1;
endcase
end
end
assign VAR83 = VAR28 & VAR77;
VAR74 VAR8(
.VAR4 ( VAR4 ), .VAR26 ( VAR26 ), .VAR63 ( VAR41 ), .VAR29 ( VAR85 ), .VAR86 ( VAR58 ), .VAR2 ( VAR84 ), .VAR64 ( VAR32 ), .VAR68 ( VAR83 ), .VAR55 ( VAR77 ), .VAR87 ( VAR65 ), .VAR42 ( VAR61 ), .VAR16 ( VAR43 ), .VAR49 ( VAR69 )
);
wire VAR5;
wire [VAR1-1:0] VAR82;
wire [VAR1-1:0] VAR73;
wire VAR23;
VAR56 VAR14(
.VAR4 (VAR4),
.VAR26 (VAR26),
.VAR28 (VAR10),
.VAR15 (VAR5),
.VAR78 (VAR78),
.VAR9 (VAR9),
.VAR41 (VAR41),
.VAR85 (VAR85),
.VAR58 (VAR58),
.VAR84 (VAR84),
.VAR71 (VAR71),
.VAR35 (VAR35),
.VAR45 (VAR82),
.VAR7 (VAR73),
.VAR60 (VAR60),
.VAR31 (VAR31),
.VAR12 (VAR12),
.VAR81 (VAR23)
);
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/clkdlyinv5sd1/sky130_fd_sc_ms__clkdlyinv5sd1.symbol.v
| 1,357 |
module MODULE1 (
input VAR6,
output VAR3
);
supply1 VAR2;
supply0 VAR1;
supply1 VAR5 ;
supply0 VAR4 ;
endmodule
|
apache-2.0
|
SI-RISCV/e200_opensource
|
rtl/e203/perips/sirv_qspi_1cs_top.v
| 8,068 |
module MODULE1(
input clk,
input VAR49,
input VAR46,
output VAR15,
input [32-1:0] VAR61,
input VAR14,
input [32-1:0] VAR38,
output VAR4,
input VAR33,
output [32-1:0] VAR29,
output VAR9,
input VAR19,
output VAR28,
output VAR21,
input VAR37,
output VAR67,
output VAR1,
input VAR17,
output VAR40,
output VAR35,
input VAR62,
output VAR18,
output VAR24,
output VAR43,
output VAR65
);
wire VAR39;
assign VAR15 = VAR39;
wire VAR41 = VAR46;
wire [2:0] VAR54 = VAR14 ? 3'h4 : 3'h0;
wire [2:0] VAR22 = 3'b0;
wire [2:0] VAR3 = 3'd2;
wire [4:0] VAR6 = 5'b0;
wire [28:0] VAR11 = VAR61[28:0];
wire [3:0] VAR36 = 4'b1111;
wire [31:0] VAR12 = VAR38;
wire VAR55 = VAR33;
wire [2:0] VAR32;
wire [1:0] VAR27;
wire [2:0] VAR31;
wire [4:0] VAR59;
wire VAR50;
wire [1:0] VAR53;
wire [31:0] VAR25;
wire VAR58;
wire VAR56;
assign VAR4 = VAR56;
assign VAR29 = VAR25;
wire VAR5 = 1'b0;
wire VAR48;
wire [2:0] VAR23;
wire [1:0] VAR52;
wire [2:0] VAR30;
wire [4:0] VAR51;
wire [28:0] VAR47;
wire [3:0] VAR42;
wire [31:0] VAR13;
wire VAR8;
wire VAR34 = 1'b0;
wire [2:0] VAR16 = 3'b0;
wire [2:0] VAR26 = 3'b0;
wire [2:0] VAR2 = 3'd2;
wire [4:0] VAR66 = 5'b0;
wire [28:0] VAR45 = 29'b0;
wire [31:0] VAR7 = 32'b0;
wire VAR10 = 1'b0;
wire VAR20;
wire VAR57 = 1'b0;
wire VAR60 = 1'b0;
VAR44 VAR64(
.VAR63 (clk ),
.reset (~VAR49 ),
.VAR39 (VAR39 ),
.VAR41 (VAR41 ),
.VAR54 (VAR54 ),
.VAR22 (VAR22 ),
.VAR3 (VAR3 ),
.VAR6 (VAR6 ),
.VAR11 (VAR11 ),
.VAR36 (VAR36 ),
.VAR12 (VAR12 ),
.VAR5 (VAR5 ),
.VAR48 (VAR48 ),
.VAR23 (VAR23 ),
.VAR52 (VAR52 ),
.VAR30 (VAR30 ),
.VAR51 (VAR51 ),
.VAR47 (VAR47 ),
.VAR42 (VAR42 ),
.VAR13 (VAR13 ),
.VAR8 (VAR8 ),
.VAR34 (VAR34 ),
.VAR16 (VAR16 ),
.VAR26 (VAR26 ),
.VAR2 (VAR2 ),
.VAR66 (VAR66 ),
.VAR45 (VAR45 ),
.VAR7 (VAR7 ),
.VAR10 (VAR10 ),
.VAR55 (VAR55 ),
.VAR56 (VAR56 ),
.VAR32 (VAR32 ),
.VAR27 (VAR27 ),
.VAR31 (VAR31 ),
.VAR59 (VAR59 ),
.VAR50 (VAR50 ),
.VAR53 (VAR53 ),
.VAR25 (VAR25 ),
.VAR58 (VAR58 ),
.VAR20 (VAR20 ),
.VAR57 (VAR57 ),
.VAR60 (VAR60 ),
.VAR9 (VAR9 ),
.VAR19 (VAR19 ),
.VAR28 (VAR28 ),
.VAR21 (VAR21),
.VAR37 (VAR37 ),
.VAR67 (VAR67 ),
.VAR1 (VAR1),
.VAR17 (VAR17 ),
.VAR40 (VAR40 ),
.VAR35 (VAR35),
.VAR62 (VAR62 ),
.VAR18 (VAR18 ),
.VAR24 (VAR24),
.VAR43 (VAR43 ),
.VAR65 (VAR65 )
);
endmodule
|
apache-2.0
|
sorgelig/Apogee_MIST
|
bios86.v
| 6,496 |
module MODULE1 (
address,
VAR17,
VAR39);
input [10:0] address;
input VAR17;
output [7:0] VAR39;
tri1 VAR17;
wire [7:0] VAR6;
wire [7:0] VAR39 = VAR6[7:0];
VAR16 VAR47 (
.VAR27 (address),
.VAR37 (VAR17),
.VAR24 (VAR6),
.VAR8 (1'b0),
.VAR26 (1'b0),
.VAR25 (1'b1),
.VAR14 (1'b0),
.VAR12 (1'b0),
.VAR43 (1'b1),
.VAR18 (1'b1),
.VAR36 (1'b1),
.VAR3 (1'b1),
.VAR48 (1'b1),
.VAR33 (1'b1),
.VAR10 (1'b1),
.VAR38 ({8{1'b1}}),
.VAR13 (1'b1),
.VAR2 (),
.VAR49 (),
.VAR41 (1'b1),
.VAR11 (1'b1),
.VAR42 (1'b0),
.VAR35 (1'b0));
VAR47.VAR20 = "VAR31",
VAR47.VAR19 = "VAR1",
VAR47.VAR51 = "VAR1",
VAR47.VAR9 = "../MODULE1.VAR29",
VAR47.VAR30 = "VAR22 VAR34",
VAR47.VAR50 = "VAR21=VAR15",
VAR47.VAR40 = "VAR16",
VAR47.VAR5 = 2048,
VAR47.VAR45 = "VAR4",
VAR47.VAR23 = "VAR31",
VAR47.VAR7 = "VAR46",
VAR47.VAR28 = 11,
VAR47.VAR32 = 8,
VAR47.VAR44 = 1;
endmodule
|
bsd-2-clause
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/o21ba/sky130_fd_sc_hd__o21ba.pp.blackbox.v
| 1,390 |
module MODULE1 (
VAR2 ,
VAR7 ,
VAR5 ,
VAR1,
VAR6,
VAR3,
VAR4 ,
VAR8
);
output VAR2 ;
input VAR7 ;
input VAR5 ;
input VAR1;
input VAR6;
input VAR3;
input VAR4 ;
input VAR8 ;
endmodule
|
apache-2.0
|
ShepardSiegel/ocpi
|
coregen/dram_v6_mig37/mig_37/user_design/rtl/ip_top/clk_ibuf.v
| 4,263 |
module MODULE1 #
(
parameter VAR14 = "VAR2" )
(
input VAR11, input VAR7,
input VAR20,
output VAR13
);
wire VAR12;
generate
if (VAR14 == "VAR2") begin: VAR9
VAR1 #
(
.VAR19 ("VAR3"),
.VAR8 ("VAR17")
)
VAR10
(
.VAR4 (VAR11),
.VAR18 (VAR7),
.VAR16 (VAR12)
);
end else if (VAR14 == "VAR5") begin: VAR15
VAR6 #
(
.VAR8 ("VAR17")
)
VAR10
(
.VAR4 (VAR20),
.VAR16 (VAR12)
);
end
endgenerate
assign VAR13 = VAR12;
endmodule
|
lgpl-3.0
|
m-labs/fjmem-m1
|
fjmem/rtl/spartan6/fjmem_jtag.v
| 1,060 |
module MODULE1 (
output VAR5,
output VAR9,
output VAR14,
output VAR16,
output VAR3,
input VAR12
);
VAR4 #(
.VAR19(1)
) VAR2 (
.VAR18(),
.VAR1(VAR5),
.VAR8(VAR9),
.VAR15(),
.VAR11(),
.VAR17(VAR16),
.VAR7(),
.VAR13(VAR3),
.VAR6(),
.VAR10(VAR14),
.VAR20(VAR12)
);
endmodule
|
gpl-3.0
|
Fabeltranm/FPGA-Game-D1
|
HW/RTL/08ULTRASONIDO/Version_02/02 verilog/PorPruebas/BloquePruebaManual/visualizacion.v
| 1,814 |
module MODULE1 (
input clk,
input VAR19,
input VAR18,
output VAR4,
output [3:0] VAR21,
output [6:0] VAR12
);
wire [7:0] VAR14;
wire [7:0] VAR16;
wire [1:0] VAR8;
wire [3:0] VAR11;
wire [3:0] VAR21;
wire [6:0] VAR12;
wire [3:0] VAR3;
wire [3:0] VAR5;
wire [3:0] VAR1;
VAR23 VAR20 (
.clk ( clk ),
.VAR24 ( VAR24 )
);
VAR25 VAR15 (
.clk ( clk ),
.VAR14 ( VAR14 ),
.VAR22 ( VAR22 ),
.VAR3 ( VAR3 ),
.VAR5 ( VAR5 ),
.VAR1 ( VAR1 ),
.VAR13 ( VAR13 ),
.VAR2 ( VAR2 ),
.VAR7 ( VAR7 )
);
VAR10 VAR9 (
.VAR3 ( VAR3 ),
.VAR5 ( VAR5 ),
.VAR1 ( VAR1 ),
.VAR13 ( VAR13 ),
.VAR2 ( VAR2 ),
.VAR7 ( VAR7 ),
.VAR24 ( VAR24 ),
.VAR8 ( VAR8 ),
.VAR11 ( VAR11 )
);
VAR6 VAR6 (
.VAR8 ( VAR8 ),
.VAR11 ( VAR11 ),
.VAR21 ( VAR21 ),
.VAR12 ( VAR12 )
);
VAR17 VAR17 (
.VAR14 ( VAR14 ),
.VAR4 ( VAR4 ),
.VAR22 ( VAR22 ),
.clk ( clk ),
.VAR18 ( VAR18 ),
.VAR19 ( VAR19 )
);
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/xor2/sky130_fd_sc_lp__xor2.behavioral.pp.v
| 1,814 |
module MODULE1 (
VAR6 ,
VAR13 ,
VAR12 ,
VAR7,
VAR8,
VAR9 ,
VAR10
);
output VAR6 ;
input VAR13 ;
input VAR12 ;
input VAR7;
input VAR8;
input VAR9 ;
input VAR10 ;
wire VAR2 ;
wire VAR5;
xor VAR4 (VAR2 , VAR12, VAR13 );
VAR11 VAR1 (VAR5, VAR2, VAR7, VAR8);
buf VAR3 (VAR6 , VAR5 );
endmodule
|
apache-2.0
|
SI-RISCV/e200_opensource
|
rtl/e203/core/e203_exu_excp.v
| 26,983 |
module MODULE1(
output VAR40,
output VAR43,
output VAR136,
output VAR102,
input VAR128,
input VAR67,
input VAR76,
output VAR109,
input VAR64 ,
input VAR58 ,
input VAR39 ,
input VAR140 ,
input VAR114 ,
input VAR74 ,
input VAR28 ,
input VAR9 ,
input VAR90 ,
input VAR107 ,
input VAR119 ,
input [VAR52-1:0] VAR87,
input [VAR78-1:0] VAR150,
input [VAR75-1:0] VAR16,
input VAR12,
output VAR27,
input VAR48,
input VAR133,
input VAR25, input VAR53 , input VAR95,
input [VAR52-1:0] VAR118,
input [VAR78-1:0] VAR86,
input VAR132,
output VAR46,
output VAR82,
output [VAR78-1:0] VAR105,
output [VAR78-1:0] VAR19,
input [VAR83-1:0] VAR106,
input VAR44,
input VAR13,
output [VAR52-1:0] VAR104,
output [VAR78-1:0] VAR127,
output [VAR83-1:0] VAR99,
output VAR94,
output VAR142,
output VAR88,
output VAR156,
output [VAR78-1:0] VAR115,
output VAR129,
output [3-1:0] VAR97,
output VAR26,
input VAR145,
input [VAR34-1:0] VAR152,
input VAR72,
input VAR153,
input VAR37,
input VAR91,
input VAR17,
input VAR65,
input VAR130,
input VAR110,
input VAR155,
input VAR116,
input VAR66,
input VAR98,
input VAR23,
input VAR1,
input VAR60,
input VAR137,
output VAR36,
input clk,
input VAR151
);
wire VAR131;
wire VAR69;
assign VAR36 = VAR131 | VAR69;
wire VAR89 = (VAR136 & VAR128 & VAR102 & VAR67)
;
wire VAR134 = VAR89;
wire VAR50;
wire VAR139;
wire VAR111;
wire VAR54 = (VAR50 | VAR139); wire VAR57 = VAR134 | VAR54;
wire VAR108 = VAR134 & (~VAR54);
VAR138 #(1) VAR103 (VAR57, VAR108, VAR111, clk, VAR151);
assign VAR43 = VAR111 & (~VAR54);
wire VAR126 = VAR9 & VAR13;
wire VAR51 = VAR126 & (~VAR110);
wire VAR41 = VAR54;
wire VAR71 = VAR51 | VAR41;
wire VAR143 = VAR51 & (~VAR41);
wire VAR63;
VAR138 #(1) VAR125 (VAR71, VAR143, VAR63, clk, VAR151);
assign VAR136 = (VAR63 & (~VAR41))
;
assign VAR102 = VAR63
;
wire VAR42;
wire VAR112;
wire VAR22;
wire VAR147;
wire VAR123;
wire VAR148 = VAR112 ;
assign VAR27 = VAR132;
wire VAR29 = VAR139 & VAR98 & VAR12 & (~VAR112);
wire VAR85 = (VAR132 & VAR98 & VAR12 & (~VAR112));
wire VAR10 = VAR42 & VAR98 & VAR12
& (~VAR139)
& (~VAR112);
wire VAR38 = VAR64 & VAR22 & VAR98
& (~VAR42)
& (~VAR139)
& (~VAR112);
wire VAR135;
wire VAR56 = VAR22 ?
(VAR132 & VAR98 & (~VAR42) & (~VAR135) & (~VAR112))
: ( (~VAR42)
& (~VAR135)
& (~VAR112)
);
wire VAR49;
wire VAR20;
assign VAR109 = (VAR49 | VAR20) ? VAR85 : VAR56;
assign VAR46 = VAR148 | VAR29 | VAR10 | VAR38;
wire VAR18 = VAR148 | VAR38;
assign VAR82 =
VAR112 |
VAR69 |
VAR42 ;
wire VAR5 = VAR46 & VAR132;
assign VAR40 = VAR5;
wire VAR121 = VAR18 & VAR5;
wire VAR47 = VAR10 & VAR5;
wire VAR73 = VAR29 & VAR5;
assign VAR105 = VAR29 ? VAR78'h800 : (VAR18 & VAR110) ? VAR78'h808 : VAR106;
assign VAR19 = VAR29 ? VAR78'h0 : (VAR18 & VAR110) ? VAR78'h0 : VAR78'b0;
assign VAR112 = VAR48;
wire VAR141;
wire VAR149;
wire VAR158;
wire VAR92 = VAR141;
assign VAR123 = VAR158 & (~VAR141);
assign VAR147 = VAR149 & (~VAR158) & (~VAR141);
wire VAR124 = VAR145 & (~VAR149) & (~VAR158) & (~VAR141);
wire VAR101 = VAR145 & (~VAR141);
wire VAR15 = VAR155 & (~VAR145) & (~VAR149) & (~VAR158) & (~VAR141) & (~VAR116);
wire VAR157 = VAR155 & (~VAR145) & (~VAR141) & (~VAR116);
wire VAR55 = (~VAR110) & VAR116 & VAR13 & (~VAR73);
wire VAR30 = VAR73;
wire VAR33 = VAR55 | VAR30;
wire VAR7 = VAR55 | (~VAR30);
VAR138 #(1) VAR4 (VAR33, VAR7, VAR141, clk, VAR151);
wire VAR70 = VAR110;
assign VAR139 = (~VAR70) & (
(VAR124 & (~VAR76))
| (VAR15 & (~VAR76))
| VAR92
| (VAR123 & (~VAR76))
| VAR147
);
assign VAR135 = (~VAR70) & (
(VAR101 & (~VAR76))
| (VAR157 & (~VAR76))
| VAR92
);
assign VAR69 = (~VAR70) & (
VAR145
| VAR155
| VAR141
);
wire VAR45 = VAR110 | VAR116 | (~VAR91)
| VAR76;
wire VAR62 = VAR110 | VAR116;
wire VAR96 = (
(VAR72 & VAR130)
| (VAR153 & VAR65)
| (VAR37 & VAR17)
);
assign VAR42 = (~VAR45) & VAR96;
assign VAR50 = (~VAR62) & VAR96;
assign VAR131 = VAR111 ? VAR50 : VAR42;
wire [VAR83-1:0] VAR117;
assign VAR117[31] = 1'b1;
assign VAR117[30:4] = 27'b0;
assign VAR117[3:0] = (VAR153 & VAR65) ? 4'd3 : (VAR37 & VAR17) ? 4'd7 : (VAR72 & VAR130) ? 4'd11 : 4'b0;
wire VAR35 = (VAR28 & ((~VAR66) | VAR110))
;
wire VAR59 = VAR28
& (~VAR22) & VAR66
& (~VAR110);
assign VAR149 = VAR64 & VAR59;
assign VAR49 = VAR59;
assign VAR158 = 1'b0;
assign VAR22 =
( VAR140
| VAR114
| VAR35
| VAR74
| VAR90
| VAR107
| VAR119
);
wire VAR32 = VAR148 & VAR133;
wire VAR113 = VAR148 & VAR25;
wire VAR80 = VAR148 & VAR95;
wire VAR84 = VAR38 & VAR58;
wire VAR6 = VAR38 & VAR39;
wire VAR146 = (VAR38 & VAR35);
wire VAR3 = (VAR38 & VAR74);
wire VAR93 = (VAR38 & VAR90);
wire VAR81 = (VAR38 & VAR107);
wire VAR79 = (VAR38 & VAR119);
wire VAR122 = (VAR84 & VAR140); wire VAR2 = (VAR84 & VAR114); wire VAR21 = (VAR6 & VAR140); wire VAR77 = (VAR6 & VAR114); wire VAR100 = (VAR32 & VAR53); wire VAR11 = (VAR113 & VAR53);
wire VAR144 =
VAR122
| VAR2
| VAR21
| VAR77;
wire VAR154 =
VAR100
| VAR11;
wire [VAR83-1:0] VAR8;
assign VAR8[31:5] = 27'b0;
assign VAR8[4:0] =
VAR93? 5'd0 : VAR81 ? 5'd1 : VAR79 ? 5'd2 : VAR146 ? 5'd3 : VAR122 ? 5'd4 : (VAR100 | VAR2) ? 5'd5 : VAR21 ? 5'd6 : (VAR11 | VAR77) ? 5'd7 : (VAR3 & VAR23) ? 5'd8 : (VAR3 & VAR1) ? 5'd9 : (VAR3 & VAR60) ? 5'd10 : (VAR3 & VAR137) ? 5'd11 : VAR80 ? 5'd16 : 5'h1F;
wire VAR14 = VAR122;
wire VAR24 = VAR2 | VAR100;
wire VAR61 = VAR46;
assign VAR104 = VAR154 ? VAR118 :
VAR144 ? VAR87 :
(VAR146
| VAR93
| VAR81) ? VAR150 :
VAR79 ? VAR16 :
assign VAR127 = VAR48 ? VAR86 : VAR150;
assign VAR99 = VAR121 ? VAR8 : VAR117;
assign VAR142 = (~VAR110) & (VAR121 | VAR47);
assign VAR88 = VAR142;
assign VAR156 = VAR142;
assign VAR94 = VAR142 & VAR61;
assign VAR115 = VAR150; assign VAR129 = VAR73;
wire VAR120 = VAR73;
wire VAR68 = VAR44;
wire [2:0] VAR31 =
VAR123 ? 3'd2 :
VAR147 ? 3'd1 :
VAR124 ? 3'd3 :
VAR92 ? 3'd4 :
VAR15 ? 3'd5 :
3'd0;
assign VAR26 = VAR120 | VAR68;
assign VAR97 = VAR120 ? VAR31 : 3'd0;
endmodule
|
apache-2.0
|
wendlers/lattice-logic-sniffer
|
logic/lib/pll.v
| 5,160 |
module MODULE1 (VAR8, VAR4, VAR7, VAR5, VAR3)
;
assign VAR3 = VAR6;
assign VAR5 = VAR2;
assign VAR7 = VAR9;
assign VAR4 = VAR1;
endmodule
|
mit
|
fbalakirev/red-pitaya-notes
|
cores/axi_sts_register_v1_0/axi_sts_register.v
| 3,981 |
module MODULE1 #
(
parameter integer VAR10 = 1024,
parameter integer VAR5 = 32,
parameter integer VAR2 = 16
)
(
input wire VAR26,
input wire VAR9,
input wire [VAR10-1:0] VAR11,
input wire [VAR2-1:0] VAR3, input wire VAR16, output wire VAR8, input wire [VAR5-1:0] VAR40, input wire VAR28, output wire VAR32, output wire [1:0] VAR18, output wire VAR25, input wire VAR39, input wire [VAR2-1:0] VAR42, input wire VAR24, output wire VAR20, output wire [VAR5-1:0] VAR15, output wire [1:0] VAR4, output wire VAR34, input wire VAR6 );
function integer VAR1 (input integer VAR12);
for(VAR1 = 0; VAR12 > 0; VAR1 = VAR1 + 1) VAR12 = VAR12 >> 1;
endfunction
localparam integer VAR30 = VAR1(VAR5/8 - 1);
localparam integer VAR31 = VAR10/VAR5;
localparam integer VAR29 = VAR31 > 1 ? VAR1(VAR31-1) : 1;
reg [VAR2-1:0] VAR35, VAR14;
reg VAR21, VAR22;
reg [VAR5-1:0] VAR41, VAR19;
reg VAR37, VAR38;
wire VAR17, VAR33;
wire [VAR2-1:0] VAR7;
wire [VAR5-1:0] VAR27 [VAR31-1:0];
genvar VAR23, VAR13;
generate
for(VAR23 = 0; VAR23 < VAR31; VAR23 = VAR23 + 1)
begin : VAR36
assign VAR27[VAR23] = VAR11[VAR23*VAR5+VAR5-1:VAR23*VAR5];
end
endgenerate
always @(posedge VAR26)
begin
if(~VAR9)
begin
VAR35 <= {(VAR2){1'b0}};
VAR21 <= 1'b1;
VAR41 <= {(VAR5){1'b0}};
VAR37 <= 1'b0;
end
else
begin
VAR35 <= VAR14;
VAR21 <= VAR22;
VAR41 <= VAR19;
VAR37 <= VAR38;
end
end
assign VAR17 = ~VAR21 | VAR24;
assign VAR33 = ~VAR37 | VAR6;
assign VAR7 = VAR21 ? VAR42 : VAR35;
always @*
begin
VAR14 = VAR35;
VAR22 = ~VAR17 | VAR33;
VAR19 = VAR41;
VAR38 = ~VAR33 | VAR17;
if(VAR21)
begin
VAR14 = VAR42;
end
if(VAR17 & VAR33)
begin
VAR19 = VAR27[VAR7[VAR30+VAR29-1:VAR30]];
end
end
assign VAR8 = 1'b0;
assign VAR32 = 1'b0;
assign VAR18 = 2'd0;
assign VAR25 = 1'b0;
assign VAR20 = VAR21;
assign VAR15 = VAR41;
assign VAR4 = 2'd0;
assign VAR34 = VAR37;
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/invkapwr/sky130_fd_sc_lp__invkapwr.behavioral.v
| 1,394 |
module MODULE1 (
VAR4,
VAR1
);
output VAR4;
input VAR1;
supply1 VAR2 ;
supply0 VAR5 ;
supply1 VAR3;
supply1 VAR6 ;
supply0 VAR8 ;
wire VAR10;
not VAR7 (VAR10, VAR1 );
buf VAR9 (VAR4 , VAR10 );
endmodule
|
apache-2.0
|
idgaf/Verilog_codes
|
Ex10/main.v
| 1,685 |
module MODULE1(VAR29,VAR22,VAR21,VAR27,VAR3,VAR10,VAR24,VAR19,VAR2,VAR18,VAR9,VAR32,VAR16,VAR4,VAR13,VAR26,VAR8);
input wire [3:0]VAR18;
input wire [17:0]VAR2;
input wire VAR32;
input wire VAR4;
input wire VAR26;
output wire [6:0]VAR29;
output wire [6:0]VAR22;
output wire [6:0]VAR21;
output wire [6:0]VAR27;
output wire [6:0]VAR3;
output wire [6:0]VAR10;
output wire [6:0]VAR24;
output wire [6:0]VAR19;
output wire [17:0]VAR9;
output wire VAR16;
output wire VAR13;
output wire [4:0]VAR8;
assign VAR29=7'b1111111;
assign VAR22=7'b1111111;
assign VAR21=7'b1111111;
assign VAR27=7'b1111111;
assign VAR3=7'b1111111;
assign VAR10=7'b1111111;
assign VAR24=7'b1111111;
assign VAR19=7'b1111111;
assign VAR8[0]=0;
wire VAR30,reset;
wire VAR11;
wire VAR31,VAR7;
wire [7:0]VAR25,VAR12;
reg [7:0]VAR28;
reg VAR1;
wire [7:0]VAR14;
assign VAR30=VAR26;
assign VAR13=VAR11;
assign reset=VAR18[0];
assign VAR9[7:0]=VAR25;
assign VAR9[17]=VAR31;
assign VAR9[16]=VAR7;
assign VAR9[15:8]=VAR14;
always@( posedge VAR32 or negedge reset )
begin
if( reset==0 )
begin
VAR28 <= 0;
VAR1 <= 0;
end
else
begin
if( VAR28 == 8'd162 )
begin
VAR28 <= 0;
VAR1 <= ~VAR1;
end
else
VAR28 <= VAR28 + 1;
end
end
VAR20 VAR17(VAR30,VAR25,reset,VAR1,VAR31);
VAR5 VAR23(VAR25,VAR1,reset,VAR12,VAR31,VAR7);
VAR6 VAR15(VAR12,VAR7,VAR11,VAR14,reset,VAR1);
endmodule
|
mit
|
csail-csg/riscy-OOO
|
procs/asic/bluespec_verilog/RWire0.v
| 1,397 |
module MODULE1(VAR1, VAR2);
input VAR2;
output VAR1;
assign VAR1 = VAR2;
endmodule
|
mit
|
drichmond/tinker
|
skels/16.0/de5net/top.v
| 6,492 |
module MODULE1
(
input VAR44,
input VAR121,
input VAR50,
input VAR43,
input VAR10,
input VAR16,
input VAR6,
input VAR86,
input VAR113,
input VAR1, input VAR48,
input VAR55,
input VAR107,
input VAR67,
input VAR122,
input VAR106,
input VAR104,
input VAR46,
output VAR60,
output VAR59,
output VAR114,
output VAR53,
output VAR123,
output VAR38,
output VAR9,
output VAR64,
output VAR4,
output [14:0] VAR80,
output [2:0] VAR52,
output VAR29,
output VAR117,
output VAR127,
output VAR66,
output VAR70,
output [7:0] VAR36,
inout [63:0] VAR45,
inout [7:0] VAR119,
inout [7:0] VAR92,
output VAR40,
output VAR105,
output VAR111,
input VAR72,
output VAR84,
output [14:0] VAR101,
output [2:0] VAR21,
output VAR57,
output VAR128,
output VAR75,
output VAR82,
output VAR73,
output [7:0] VAR126,
inout [63:0] VAR12,
inout [7:0] VAR63,
inout [7:0] VAR74,
output VAR61,
output VAR88,
output VAR93,
input VAR99,
output [19:0] VAR30,
output [1:0] VAR108,
input VAR49,
input VAR28,
output [17:0] VAR8,
output VAR22,
output VAR125,
output VAR100,
output VAR32,
input [17:0] VAR47,
input VAR129,
output VAR69,
output VAR109,
output [19:0] VAR33,
output [1:0] VAR13,
input VAR79,
input VAR51,
output [17:0] VAR20,
output VAR98,
output VAR91,
output VAR87,
output VAR5,
input [17:0] VAR71,
input VAR116,
output VAR34,
output VAR27,
input VAR62,
output [19:0] VAR81,
output [1:0] VAR2,
input VAR115,
input VAR23,
output [17:0] VAR120,
output VAR90,
output VAR54,
output VAR58,
output VAR124,
input [17:0] VAR39,
input VAR11,
output VAR89,
output VAR103,
output [19:0] VAR83,
output [1:0] VAR85,
input VAR3,
input VAR17,
output [17:0] VAR78,
output VAR112,
output VAR68,
output VAR7,
output VAR42,
input [17:0] VAR18,
input VAR95,
output VAR37,
output VAR102,
output [7:0] VAR25);
wire VAR76;
wire VAR31;
wire VAR118;
wire VAR94;
wire VAR26;
wire VAR41;
wire VAR14;
wire VAR56;
assign VAR118 = VAR6;
assign VAR94 = VAR10;
assign VAR26 = VAR44;
assign VAR14 = VAR50;
assign VAR56 = VAR86;
assign VAR41 = VAR121;
assign VAR76 = 1'b1;
VAR77 VAR97
(
.*,
.VAR110( VAR76 ), .VAR35(VAR1),
.VAR19(1'b1),
.VAR96(VAR31),
.VAR24( VAR113 ),
.VAR65({10{24'h0, 2'b11, 44'h0}}),
.VAR15());
assign VAR25[7:0] = 8'b0101000;
endmodule
|
bsd-3-clause
|
Cosmos-OpenSSD/Cosmos-plus-OpenSSD
|
project/Predefined/2Ch8Way-1.0.3/OpenSSD2_2Ch8Way-1.0.3/OpenSSD2.srcs/sources_1/bd/OpenSSD2/ip/OpenSSD2_NVMeHostController_0_0/src/pcie_7x_0_core_top/source/pcie_7x_0_core_top_qpll_reset.v
| 14,678 |
module MODULE1 #
(
parameter VAR40 = "VAR34", parameter VAR27 = "VAR14", parameter VAR25 = 1, parameter VAR5 = 1
)
(
input VAR47,
input VAR21,
input VAR1,
input [VAR25-1:0] VAR9,
input [(VAR25-1)>>2:0]VAR6,
input [(VAR25-1)>>2:0]VAR38,
input [ 1:0] VAR45,
input [VAR25-1:0] VAR3,
input [VAR25-1:0] VAR7,
output VAR33,
output VAR11,
output VAR48,
output VAR52,
output VAR12,
output [3:0] VAR16
);
reg VAR13;
reg [VAR25-1:0] VAR35;
reg [(VAR25-1)>>2:0]VAR18;
reg [(VAR25-1)>>2:0]VAR24;
reg [ 1:0] VAR20;
reg [VAR25-1:0] VAR39;
reg [VAR25-1:0] VAR2;
reg VAR41;
reg [VAR25-1:0] VAR49;
reg [(VAR25-1)>>2:0]VAR15;
reg [(VAR25-1)>>2:0]VAR30;
reg [ 1:0] VAR51;
reg [VAR25-1:0] VAR44;
reg [VAR25-1:0] VAR23;
reg VAR8 = 1'd0;
reg VAR50 = 1'd1;
reg VAR19 = 1'd0;
reg [3:0] fsm = 2;
localparam VAR46 = 1; localparam VAR37 = 2; localparam VAR32 = 3; localparam VAR31 = 4; localparam VAR22 = 5; localparam VAR36 = 6; localparam VAR43 = 7; localparam VAR42 = 8; localparam VAR17 = 9; localparam VAR28 = 10; localparam VAR29 = 11; localparam VAR26 = 12;
always @ (posedge VAR47)
begin
if (!VAR21)
begin
VAR13 <= 1'd0;
VAR35 <= {VAR25{1'd1}};
VAR18 <= {(((VAR25-1)>>2)+1){1'd0}};
VAR24 <= {(((VAR25-1)>>2)+1){1'd0}};
VAR20 <= 2'd0;
VAR39 <= {VAR25{1'd1}};
VAR2 <= {VAR25{1'd0}};
VAR41 <= 1'd0;
VAR49 <= {VAR25{1'd1}};
VAR15 <= {(((VAR25-1)>>2)+1){1'd0}};
VAR30 <= {(((VAR25-1)>>2)+1){1'd0}};
VAR51 <= 2'd0;
VAR44 <= {VAR25{1'd1}};
VAR23 <= {VAR25{1'd0}};
end
else
begin
VAR13 <= VAR1;
VAR35 <= VAR9;
VAR18 <= VAR6;
VAR24 <= VAR38;
VAR20 <= VAR45;
VAR39 <= VAR3;
VAR2 <= VAR7;
VAR41 <= VAR13;
VAR49 <= VAR35;
VAR15 <= VAR18;
VAR30 <= VAR24;
VAR51 <= VAR20;
VAR44 <= VAR39;
VAR23 <= VAR2;
end
end
always @ (posedge VAR47)
begin
if (!VAR21)
begin
fsm <= VAR37;
VAR8 <= 1'd0;
VAR50 <= 1'd1;
VAR19 <= 1'd0;
end
else
begin
case (fsm)
VAR46 :
begin
if (!VAR21)
begin
fsm <= VAR37;
VAR8 <= 1'd0;
VAR50 <= 1'd1;
VAR19 <= 1'd0;
end
else
begin
fsm <= VAR46;
VAR8 <= VAR8;
VAR50 <= &VAR44;
VAR19 <= &VAR23;
end
end
VAR37 :
begin
fsm <= ((&(~VAR49)) && (&(~VAR30)) ? VAR32 : VAR37);
VAR8 <= VAR8;
VAR50 <= VAR50;
VAR19 <= VAR19;
end
VAR32 :
begin
fsm <= ((VAR41 && (&VAR49)) ? VAR31 : VAR32);
VAR8 <= VAR8;
VAR50 <= VAR50;
VAR19 <= VAR19;
end
VAR31:
begin
fsm <= (&(~VAR15) ? VAR22 : VAR31);
VAR8 <= VAR8;
VAR50 <= VAR50;
VAR19 <= VAR19;
end
VAR22 :
begin
fsm <= (&VAR15 ? VAR36 : VAR22);
VAR8 <= VAR8;
VAR50 <= VAR50;
VAR19 <= VAR19;
end
VAR36 :
begin
fsm <= (&VAR30 ? ((VAR5 == 1) ? VAR29 : VAR43) : VAR36);
VAR8 <= VAR8;
VAR50 <= 1'd0;
VAR19 <= VAR19;
end
VAR43:
begin
fsm <= (&(~VAR15) ? VAR42 : VAR43);
VAR8 <= 1'd1;
VAR50 <= VAR50;
VAR19 <= VAR19;
end
VAR42 :
begin
if (&VAR15)
begin
fsm <= ((VAR40 == "VAR4") ? VAR17 : VAR29);
VAR8 <= VAR8;
VAR50 <= (VAR40 == "VAR4");
VAR19 <= VAR19;
end
else
begin
fsm <= VAR42;
VAR8 <= VAR8;
VAR50 <= VAR50;
VAR19 <= VAR19;
end
end
VAR17 :
begin
fsm <= (&(~VAR30) ? VAR28 : VAR17);
VAR8 <= VAR8;
VAR50 <= 1'd1;
VAR19 <= 1'd0;
end
VAR28 :
begin
fsm <= (&VAR30 ? VAR46 : VAR28);
VAR8 <= VAR8;
VAR50 <= 1'd0;
VAR19 <= 1'd0;
end
VAR29 :
begin
fsm <= VAR26;
VAR8 <= VAR8;
VAR50 <= (VAR40 == "VAR34") ? (VAR51 != 2'd2) : 1'd0;
VAR19 <= VAR19;
end
VAR26 :
begin
fsm <= VAR46;
VAR8 <= VAR8;
VAR50 <= VAR50;
VAR19 <= (VAR40 == "VAR34") ? (VAR51 != 2'd2) : 1'd0;
end
default :
begin
fsm <= VAR37;
VAR8 <= 1'd0;
VAR50 <= 1'd0;
VAR19 <= 1'd0;
end
endcase
end
end
assign VAR33 = VAR8;
assign VAR11 = (fsm == VAR31) || (fsm == VAR43);
assign VAR48 = VAR50;
assign VAR52 = ((VAR27 == "VAR10") ? 1'd0 : VAR19);
assign VAR12 = (fsm == VAR46);
assign VAR16 = fsm;
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/or4/sky130_fd_sc_lp__or4_m.v
| 2,228 |
module MODULE1 (
VAR4 ,
VAR2 ,
VAR8 ,
VAR1 ,
VAR10 ,
VAR5,
VAR7,
VAR11 ,
VAR9
);
output VAR4 ;
input VAR2 ;
input VAR8 ;
input VAR1 ;
input VAR10 ;
input VAR5;
input VAR7;
input VAR11 ;
input VAR9 ;
VAR3 VAR6 (
.VAR4(VAR4),
.VAR2(VAR2),
.VAR8(VAR8),
.VAR1(VAR1),
.VAR10(VAR10),
.VAR5(VAR5),
.VAR7(VAR7),
.VAR11(VAR11),
.VAR9(VAR9)
);
endmodule
module MODULE1 (
VAR4,
VAR2,
VAR8,
VAR1,
VAR10
);
output VAR4;
input VAR2;
input VAR8;
input VAR1;
input VAR10;
supply1 VAR5;
supply0 VAR7;
supply1 VAR11 ;
supply0 VAR9 ;
VAR3 VAR6 (
.VAR4(VAR4),
.VAR2(VAR2),
.VAR8(VAR8),
.VAR1(VAR1),
.VAR10(VAR10)
);
endmodule
|
apache-2.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0
|
cells/addf/gf180mcu_fd_sc_mcu9t5v0__addf_1.behavioral.pp.v
| 3,162 |
module MODULE1( VAR4, VAR6, VAR9, VAR8, VAR1, VAR10, VAR3 );
input VAR6, VAR8, VAR9;
inout VAR10, VAR3;
output VAR1, VAR4;
VAR5 VAR2(.VAR4(VAR4),.VAR6(VAR6),.VAR9(VAR9),.VAR8(VAR8),.VAR1(VAR1),.VAR10(VAR10),.VAR3(VAR3));
VAR5 VAR7(.VAR4(VAR4),.VAR6(VAR6),.VAR9(VAR9),.VAR8(VAR8),.VAR1(VAR1),.VAR10(VAR10),.VAR3(VAR3));
|
apache-2.0
|
SiLab-Bonn/MCA
|
firmware/src/qmca.v
| 8,616 |
module MODULE1 (
input wire VAR22,
inout wire [7:0] VAR76,
input wire [15:0] VAR127,
input wire VAR21,
input wire VAR83,
inout wire [7:0] VAR102,
input wire VAR90,
input wire VAR61,
input wire VAR5,
output wire [19:0] VAR143,
inout wire [15:0] VAR68,
output wire VAR59,
output wire VAR46,
output wire VAR32,
output wire VAR36,
output wire VAR14,
output wire VAR63,
output wire VAR26,
output wire VAR137,
output wire VAR56,
output wire VAR11,
output wire [1:0] VAR98,
inout VAR17,
inout VAR136,
output VAR92, output VAR149, output VAR106, input VAR82,
output VAR122, output VAR31,
input VAR141, input VAR12,
input VAR77, input VAR2,
input [3:0] VAR150, input [3:0] VAR152
);
localparam VAR121 = 16'h0000; localparam VAR53 = VAR121 + 31;
localparam VAR111 = 16'h0020; localparam VAR45 = VAR111 + 15;
localparam VAR20 = 16'h0030; localparam VAR112 = VAR20 + 15;
localparam VAR30 = 16'h0100;
localparam VAR25 = VAR30 + 16'h00ff;
wire VAR87[4:0];
assign VAR63 = VAR87[0];
assign VAR26 = VAR87[1];
assign VAR137 = VAR87[2];
assign VAR56 = VAR87[3];
assign VAR11 = VAR87[4];
assign VAR17 = 1'VAR113;
assign VAR136 = 1'VAR113;
wire VAR35;
wire VAR159;
wire VAR93;
wire VAR138;
wire VAR95;
VAR8 VAR24(
.VAR66(VAR22),
.VAR72(VAR35), .VAR97(VAR159), .VAR86(VAR93), .VAR123(VAR138),
.VAR50(VAR95)
);
wire VAR151;
VAR15 VAR34(.VAR57(VAR35), .VAR18(VAR151));
wire [15:0] VAR148;
wire VAR139, VAR49;
VAR10 VAR51 (
.VAR100(VAR127),
.VAR29(VAR21),
.VAR124(VAR83),
.VAR72(VAR35),
.VAR155(VAR148),
.VAR74(VAR139),
.VAR73(VAR49)
);
wire [1:0] VAR89;
wire [13:0] VAR146;
VAR94 #(
.VAR140(VAR30),
.VAR101(VAR25),
.VAR3(16),
.VAR135(16'hffff)
) VAR108 (
.VAR72(VAR35),
.VAR107(VAR151),
.VAR155(VAR148),
.VAR23(VAR76),
.VAR74(VAR139),
.VAR73(VAR49),
.VAR156({VAR89, VAR146})
);
wire VAR55; wire VAR16; VAR37 #(
.VAR6(30)
) VAR81 (
.VAR57(VAR159),
.VAR114(1'b0),
.VAR105(VAR55),
.VAR58(VAR16)
);
wire VAR142;
VAR84 #(
.VAR140(VAR121),
.VAR101(VAR53),
.VAR126(2)
) VAR9 (
.VAR72(VAR35), .VAR107(VAR151),
.VAR155(VAR148),
.VAR23(VAR76),
.VAR74(VAR139),
.VAR73(VAR49),
.VAR97(VAR16), .VAR80(VAR149), .VAR28(VAR106), .VAR118(VAR82), .VAR115(VAR142), .VAR54()
);
assign VAR92 = !VAR142;
wire [13:0] VAR62 [3:0];
wire VAR88, VAR119;
VAR1 VAR1(
.VAR123(VAR138),
.VAR132(VAR141), .VAR96(VAR12), .VAR134(VAR119),
.VAR145(VAR77), .VAR60(VAR2), .VAR147(VAR88),
.VAR86(VAR93), .VAR38(VAR122), .VAR130(VAR31),
.VAR120(VAR150), .VAR109(VAR152),
.VAR67(VAR62[0]), .VAR144(VAR62[1]), .VAR110(VAR62[2]), .VAR4(VAR62[3]) );
wire [3:0] VAR19, VAR85;
wire [31:0] VAR41 [3:0];
reg VAR117;
always@(posedge VAR93)
VAR117 <= VAR62[VAR89] > VAR146;
wire VAR71 ;
assign VAR71 = VAR62[VAR89] > VAR146 && VAR117 == 0;
VAR116
.VAR140(VAR20),
.VAR101(VAR112),
.VAR129(0),
.VAR154(0)
) VAR103
(
.VAR86(VAR93),
.VAR42(VAR62[VAR89]),
.VAR43(1'b0),
.VAR48(VAR71),
.VAR72(VAR35),
.VAR107(VAR151),
.VAR155(VAR148),
.VAR23(VAR76),
.VAR74(VAR139),
.VAR73(VAR49),
.VAR85(VAR85[0]),
.VAR69(VAR19[0]),
.VAR157(VAR41[0]),
.VAR44()
);
assign VAR19[3:1] = 3'b111;
wire VAR40, VAR65;
wire [31:0] VAR7;
VAR104
.VAR131(4)
) VAR70
(
.VAR18(VAR151),
.VAR57(VAR35),
.VAR52(~VAR19),
.VAR47(4'b0),
.VAR158({VAR41[3],VAR41[2],VAR41[1],VAR41[0]}),
.VAR33(VAR85),
.VAR78(VAR40),
.VAR79(VAR65),
.VAR99(VAR7)
);
wire VAR125;
assign VAR125 = VAR90 && VAR61;
VAR27
.VAR140(VAR111),
.VAR101(VAR45)
) VAR91 (
.VAR72(VAR35),
.VAR107(VAR151),
.VAR155(VAR148),
.VAR23(VAR76),
.VAR74(VAR139),
.VAR73(VAR49),
.VAR143(VAR143),
.VAR68(VAR68),
.VAR59(VAR59),
.VAR46(VAR46),
.VAR32(VAR32),
.VAR36(VAR36),
.VAR14(VAR14),
.VAR125(VAR125),
.VAR39(VAR102),
.VAR133(VAR40),
.VAR75(!VAR65),
.VAR157(VAR7),
.VAR64(),
.VAR153(),
.VAR13(),
.VAR128()
);
assign VAR98 = 0;
endmodule
|
gpl-2.0
|
zaqwes8811/hdl-fpga
|
ip-cores/spi_host_ram_host/easy_avalon_mm.v
| 1,028 |
module MODULE2(
clk,
write,
address, VAR4,
VAR1
);
input clk, write;
input [VAR5-1:0] address;
input [7:0] VAR4;
output reg [7:0] VAR1;
reg [7:0] VAR3 [127:0];
always @(posedge clk) begin
if (write)
VAR3[address] <= VAR4;
VAR1 <= VAR3[address];
end
endmodule
module MODULE1(VAR6, VAR2, VAR7, VAR8, clk);
output reg [7:0] VAR6;
input [7:0] VAR7;
input [6:0] VAR2;
input VAR8, clk;
reg [7:0] VAR3 [127:0];
always @(posedge clk) begin
if (VAR8)
VAR3[VAR2] <= VAR7;
VAR6 <= VAR3[VAR2];
end
endmodule
|
mit
|
chris-wood/yield
|
sdsoc/hash/SDDebug/_sds/p0/ipi/zc702.srcs/sources_1/bd/zc702/ip/zc702_s01_regslice_0/synth/zc702_s01_regslice_0.v
| 14,866 |
module MODULE1 (
VAR45,
VAR5,
VAR12,
VAR104,
VAR109,
VAR77,
VAR3,
VAR71,
VAR68,
VAR99,
VAR30,
VAR83,
VAR9,
VAR95,
VAR87,
VAR58,
VAR43,
VAR48,
VAR39,
VAR14,
VAR100,
VAR86,
VAR72,
VAR63,
VAR70,
VAR56,
VAR23,
VAR65,
VAR60,
VAR67,
VAR32,
VAR66,
VAR78,
VAR103,
VAR10,
VAR21,
VAR94,
VAR97,
VAR53,
VAR24,
VAR27,
VAR79,
VAR88,
VAR107,
VAR75,
VAR80,
VAR52,
VAR29,
VAR90,
VAR105,
VAR110,
VAR15,
VAR6,
VAR76,
VAR55,
VAR34,
VAR101,
VAR64,
VAR57,
VAR85,
VAR96,
VAR84,
VAR82,
VAR81,
VAR26,
VAR102,
VAR61,
VAR46,
VAR108,
VAR28,
VAR40,
VAR69
);
input wire VAR45;
input wire VAR5;
input wire [31 : 0] VAR12;
input wire [7 : 0] VAR104;
input wire [2 : 0] VAR109;
input wire [1 : 0] VAR77;
input wire [0 : 0] VAR3;
input wire [3 : 0] VAR71;
input wire [2 : 0] VAR68;
input wire [3 : 0] VAR99;
input wire [3 : 0] VAR30;
input wire VAR83;
output wire VAR9;
input wire [31 : 0] VAR95;
input wire [3 : 0] VAR87;
input wire VAR58;
input wire VAR43;
output wire VAR48;
output wire [1 : 0] VAR39;
output wire VAR14;
input wire VAR100;
input wire [31 : 0] VAR86;
input wire [7 : 0] VAR72;
input wire [2 : 0] VAR63;
input wire [1 : 0] VAR70;
input wire [0 : 0] VAR56;
input wire [3 : 0] VAR23;
input wire [2 : 0] VAR65;
input wire [3 : 0] VAR60;
input wire [3 : 0] VAR67;
input wire VAR32;
output wire VAR66;
output wire [31 : 0] VAR78;
output wire [1 : 0] VAR103;
output wire VAR10;
output wire VAR21;
input wire VAR94;
output wire [31 : 0] VAR97;
output wire [7 : 0] VAR53;
output wire [2 : 0] VAR24;
output wire [1 : 0] VAR27;
output wire [0 : 0] VAR79;
output wire [3 : 0] VAR88;
output wire [2 : 0] VAR107;
output wire [3 : 0] VAR75;
output wire [3 : 0] VAR80;
output wire VAR52;
input wire VAR29;
output wire [31 : 0] VAR90;
output wire [3 : 0] VAR105;
output wire VAR110;
output wire VAR15;
input wire VAR6;
input wire [1 : 0] VAR76;
input wire VAR55;
output wire VAR34;
output wire [31 : 0] VAR101;
output wire [7 : 0] VAR64;
output wire [2 : 0] VAR57;
output wire [1 : 0] VAR85;
output wire [0 : 0] VAR96;
output wire [3 : 0] VAR84;
output wire [2 : 0] VAR82;
output wire [3 : 0] VAR81;
output wire [3 : 0] VAR26;
output wire VAR102;
input wire VAR61;
input wire [31 : 0] VAR46;
input wire [1 : 0] VAR108;
input wire VAR28;
input wire VAR40;
output wire VAR69;
VAR50 #(
.VAR59("VAR8"),
.VAR16(0),
.VAR33(1),
.VAR7(32),
.VAR25(32),
.VAR92(0),
.VAR22(1),
.VAR98(1),
.VAR93(1),
.VAR11(1),
.VAR51(1),
.VAR1(7),
.VAR54(1),
.VAR13(7),
.VAR38(7),
.VAR17(1)
) VAR44 (
.VAR45(VAR45),
.VAR5(VAR5),
.VAR36(1'VAR74),
.VAR12(VAR12),
.VAR104(VAR104),
.VAR109(VAR109),
.VAR77(VAR77),
.VAR3(VAR3),
.VAR71(VAR71),
.VAR68(VAR68),
.VAR99(VAR99),
.VAR30(VAR30),
.VAR42(1'VAR74),
.VAR83(VAR83),
.VAR9(VAR9),
.VAR47(1'VAR74),
.VAR95(VAR95),
.VAR87(VAR87),
.VAR58(VAR58),
.VAR41(1'VAR74),
.VAR43(VAR43),
.VAR48(VAR48),
.VAR35(),
.VAR39(VAR39),
.VAR37(),
.VAR14(VAR14),
.VAR100(VAR100),
.VAR4(1'VAR74),
.VAR86(VAR86),
.VAR72(VAR72),
.VAR63(VAR63),
.VAR70(VAR70),
.VAR56(VAR56),
.VAR23(VAR23),
.VAR65(VAR65),
.VAR60(VAR60),
.VAR67(VAR67),
.VAR73(1'VAR74),
.VAR32(VAR32),
.VAR66(VAR66),
.VAR49(),
.VAR78(VAR78),
.VAR103(VAR103),
.VAR10(VAR10),
.VAR19(),
.VAR21(VAR21),
.VAR94(VAR94),
.VAR62(),
.VAR97(VAR97),
.VAR53(VAR53),
.VAR24(VAR24),
.VAR27(VAR27),
.VAR79(VAR79),
.VAR88(VAR88),
.VAR107(VAR107),
.VAR75(VAR75),
.VAR80(VAR80),
.VAR91(),
.VAR52(VAR52),
.VAR29(VAR29),
.VAR20(),
.VAR90(VAR90),
.VAR105(VAR105),
.VAR110(VAR110),
.VAR2(),
.VAR15(VAR15),
.VAR6(VAR6),
.VAR106(1'VAR74),
.VAR76(VAR76),
.VAR111(1'VAR74),
.VAR55(VAR55),
.VAR34(VAR34),
.VAR31(),
.VAR101(VAR101),
.VAR64(VAR64),
.VAR57(VAR57),
.VAR85(VAR85),
.VAR96(VAR96),
.VAR84(VAR84),
.VAR82(VAR82),
.VAR81(VAR81),
.VAR26(VAR26),
.VAR112(),
.VAR102(VAR102),
.VAR61(VAR61),
.VAR89(1'VAR74),
.VAR46(VAR46),
.VAR108(VAR108),
.VAR28(VAR28),
.VAR18(1'VAR74),
.VAR40(VAR40),
.VAR69(VAR69)
);
endmodule
|
mit
|
hoglet67/opc
|
copro/src/Tube/ph_fifo.v
| 1,465 |
module MODULE1 (
input VAR26,
input VAR4,
input VAR3,
input VAR24,
input [7:0] VAR17,
input VAR8,
input VAR12,
input VAR20,
output [7:0] VAR15,
output VAR13,
output VAR2
);
wire VAR25;
wire VAR18;
wire VAR6;
wire [7:0] VAR7;
wire VAR11;
wire VAR27;
wire [7:0] VAR22;
wire VAR19;
wire VAR16;
VAR29 VAR23 (
VAR10 VAR23 (
.rst(VAR25), .VAR21(VAR18), .VAR1(VAR6), .din(VAR7), .VAR5(VAR11), .VAR9(VAR27), .dout(VAR22), .VAR28(VAR19), .VAR14(VAR16) );
assign VAR25 = ~VAR26;
assign VAR7 = VAR17;
assign VAR2 = VAR19;
assign VAR18 = VAR12;
assign VAR11 = VAR8 & ~VAR20;
assign VAR6 = ~VAR24;
assign VAR27 = VAR3 & VAR4;
assign VAR15 = VAR16 ? 8'hAA : VAR22;
assign VAR13 = ~VAR16;
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/tapvgnd2/sky130_fd_sc_lp__tapvgnd2.symbol.v
| 1,276 |
module MODULE1 ();
supply1 VAR3;
supply0 VAR1;
supply1 VAR2 ;
supply0 VAR4 ;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/a2111o/sky130_fd_sc_ms__a2111o.pp.symbol.v
| 1,400 |
module MODULE1 (
input VAR3 ,
input VAR10 ,
input VAR4 ,
input VAR6 ,
input VAR9 ,
output VAR1 ,
input VAR7 ,
input VAR2,
input VAR5,
input VAR8
);
endmodule
|
apache-2.0
|
egyp7/mor1kx
|
rtl/verilog/mor1kx_pic.v
| 4,246 |
module MODULE1
(
VAR15, VAR20, VAR1, VAR4,
clk, rst, VAR24, VAR32, VAR18, VAR9, VAR22
);
parameter VAR23="VAR17";
parameter VAR29 = 0;
input clk;
input rst;
input [31:0] VAR24;
output [31:0] VAR15;
output [31:0] VAR20;
input VAR32;
input VAR18;
input [15:0] VAR9;
input [31:0] VAR22;
output VAR1;
output [31:0] VAR4;
reg [31:0] VAR11;
reg [31:0] VAR31;
wire VAR25;
wire VAR30;
wire [31:0] VAR7;
assign VAR15 = VAR11;
assign VAR20 = VAR31;
assign VAR25 =
VAR32 &
(VAR14(VAR9) == VAR14(VAR33));
assign VAR30 =
VAR32 &
(VAR14(VAR9) == VAR14(VAR26));
assign VAR1 = VAR32;
assign VAR4 = (VAR32 & VAR30) ? VAR31 :
(VAR32 & VAR25) ? VAR11 :
0;
assign VAR7 = VAR11 & VAR24;
generate
genvar VAR21;
if (VAR23=="VAR19") begin : VAR10
reg [31:0] VAR16;
wire [31:0] VAR5;
always @(posedge clk VAR8)
if (rst)
VAR16 <= 0;
end
else
VAR16 <= VAR7;
for(VAR21=0;VAR21<32;VAR21=VAR21+1) begin: VAR13
assign VAR5[VAR21] = VAR7[VAR21] &
!VAR16[VAR21];
always @(posedge clk VAR8)
if (rst)
VAR31[VAR21] <= 0;
end
else if (VAR5[VAR21])
VAR31[VAR21] <= 1;
else if (VAR18 & VAR30 & VAR22[VAR21])
VAR31[VAR21] <= 0;
end
end else if (VAR23=="VAR17") begin : VAR27
for(VAR21=0;VAR21<32;VAR21=VAR21+1)
begin: VAR28
always @(*)
VAR31[VAR21] <= VAR7[VAR21];
end
end
else if (VAR23=="VAR12") begin : VAR2
for(VAR21=0;VAR21<32;VAR21=VAR21+1)
begin: VAR6
always @(posedge clk VAR8)
if (rst)
VAR31[VAR21] <= 0;
end
else if (VAR18 && VAR30)
VAR31[VAR21] <= VAR7[VAR21] |
VAR22[VAR21];
end
else
VAR31[VAR21] <= VAR31[VAR21] |
VAR7[VAR21];
end end
else begin : VAR3
|
mpl-2.0
|
grantae/uart
|
src/uart_tx.v
| 2,688 |
module MODULE1 (
input VAR3,
input reset,
input VAR9,
input [7:0] VAR4,
input VAR6, output ready,
output reg VAR20
);
localparam [3:0] VAR2=0, VAR8=1, VAR15=2, VAR10=3, VAR16=4, VAR19=5,
VAR11=6, VAR13=7, VAR5=8, VAR12=9, VAR14=10;
reg [3:0] VAR17 = VAR2;
reg [7:0] VAR7 = 8'h00;
assign ready = (VAR17 == VAR2) || (VAR17 == VAR14);
always @(posedge VAR3) begin
VAR7 <= (ready & VAR6) ? VAR4 : VAR7;
end
always @(posedge VAR3) begin
if (reset) VAR17 <= VAR2;
end
else begin
case (VAR17)
VAR2: if (VAR6) VAR17 <= VAR8;
VAR8: if (VAR9) VAR17 <= VAR15;
VAR15: if (VAR9) VAR17 <= VAR10;
VAR10: if (VAR9) VAR17 <= VAR16;
VAR16: if (VAR9) VAR17 <= VAR19;
VAR19: if (VAR9) VAR17 <= VAR11;
VAR11: if (VAR9) VAR17 <= VAR13;
VAR13: if (VAR9) VAR17 <= VAR5;
VAR5: if (VAR9) VAR17 <= VAR12;
VAR12: if (VAR9) VAR17 <= VAR14;
VAR14: if (VAR9) VAR17 <= (VAR6) ? VAR8 : VAR2;
default: VAR17 <= 4'VAR18;
endcase
end
end
always @(VAR17, VAR7) begin
case (VAR17)
VAR2: VAR20 <= 1'b1;
VAR8: VAR20 <= 1'b0;
VAR15: VAR20 <= VAR7[0];
VAR10: VAR20 <= VAR7[1];
VAR16: VAR20 <= VAR7[2];
VAR19: VAR20 <= VAR7[3];
VAR11: VAR20 <= VAR7[4];
VAR13: VAR20 <= VAR7[5];
VAR5: VAR20 <= VAR7[6];
VAR12: VAR20 <= VAR7[7];
VAR14: VAR20 <= 1'b1;
default: VAR20 <= 1'VAR1;
endcase
end
endmodule
|
mit
|
bbrown1867/ObjectTracking
|
hw/common/Sdram_Control_4Port/Sdram_Control_4Port.v
| 14,266 |
module MODULE1(
VAR11,
VAR32,
VAR34,
VAR93,
VAR82,
VAR125,
VAR132,
VAR43,
VAR65,
VAR85,
VAR52,
VAR42,
VAR81,
VAR41,
VAR61,
VAR33,
VAR140,
VAR78,
VAR76,
VAR94,
VAR4,
VAR101,
VAR17,
VAR106,
VAR6,
VAR147,
VAR144,
VAR100,
VAR21,
VAR36,
VAR115,
VAR99,
VAR79,
VAR63,
VAR142,
VAR25,
VAR91,
VAR35,
VAR19,
VAR22,
VAR139,
VAR1,
VAR9,
VAR83,
VAR89,
VAR148,
VAR56,
VAR38,
VAR151,
VAR5
);
input VAR11; input VAR32; input [VAR3-1:0] VAR93; input VAR82; input [VAR112-1:0] VAR125; input [VAR112-1:0] VAR132; input [8:0] VAR43; input VAR65; input VAR85; output VAR52; output [15:0] VAR42; input [VAR3-1:0] VAR81; input VAR41; input [VAR112-1:0] VAR61; input [VAR112-1:0] VAR33; input [8:0] VAR140; input VAR78; input VAR76; output VAR94; output [15:0] VAR4; output [VAR3-1:0] VAR101; input VAR17; input [VAR112-1:0] VAR106; input [VAR112-1:0] VAR6; input [8:0] VAR147; input VAR144; input VAR100; output VAR21; output [15:0] VAR36; output [VAR3-1:0] VAR115; input VAR99; input [VAR112-1:0] VAR79; input [VAR112-1:0] VAR63; input [8:0] VAR142; input VAR25; input VAR91; output VAR35; output [15:0] VAR19; output [11:0] VAR22; output [1:0] VAR139; output [1:0] VAR1; output VAR9; output VAR83; output VAR89; output VAR148; inout [VAR3-1:0] VAR56; output [VAR3/8-1:0] VAR38; output VAR151; reg [VAR112-1:0] VAR116; reg [8:0] VAR127; reg [VAR112-1:0] VAR46; reg [VAR112-1:0] VAR40; reg [VAR112-1:0] VAR7; reg [VAR112-1:0] VAR49; reg [1:0] VAR107; reg [1:0] VAR37; reg VAR58; reg VAR96; reg VAR20,VAR75; reg VAR135,VAR24; reg [9:0] VAR29; reg [1:0] VAR108; reg VAR27; reg VAR60; reg VAR23; reg VAR145; reg [VAR3-1:0] VAR44; wire [VAR3-1:0] VAR136; wire [VAR3-1:0] VAR67; wire [VAR3-1:0] VAR14; wire VAR131; reg [VAR3/8-1:0] VAR38; reg [11:0] VAR22; reg [1:0] VAR139; reg [1:0] VAR1; reg VAR9; reg VAR83; reg VAR89; reg VAR148; wire [VAR3-1:0] VAR105; wire [VAR3/8-1:0] VAR30; wire [11:0] VAR137; wire [1:0] VAR80; wire [1:0] VAR130; wire VAR146; wire VAR55; wire VAR114; wire VAR54; reg VAR28; reg VAR120; wire [15:0] VAR66;
wire [15:0] VAR90;
wire [15:0] VAR133;
wire [15:0] VAR87;
wire [VAR112-1:0] VAR31;
wire VAR92;
wire VAR77;
wire VAR141;
wire VAR143;
wire VAR74;
wire VAR39;
wire VAR84;
wire VAR149;
wire VAR98;
wire VAR12;
wire VAR64;
wire VAR121;
output VAR34;
output wire VAR5;
VAR104 VAR45 (
.VAR62(VAR11),
.VAR128(VAR34),
.VAR126(VAR151),
.VAR13(VAR5)
);
VAR15 VAR73 (
.VAR34(VAR34),
.VAR32(VAR32),
.VAR108(VAR108),
.VAR103(VAR116),
.VAR150(VAR149),
.VAR97(VAR64),
.VAR70(VAR77),
.VAR95(VAR141),
.VAR119(VAR143),
.VAR72(VAR74),
.VAR118(VAR39),
.VAR138(VAR92),
.VAR122(VAR31),
.VAR2(VAR98),
.VAR10(VAR12),
.VAR131(VAR131)
);
VAR129 VAR50(
.VAR34(VAR34),
.VAR32(VAR32),
.VAR122(VAR31),
.VAR70(VAR77),
.VAR95(VAR141),
.VAR119(VAR143),
.VAR72(VAR74),
.VAR138(VAR92),
.VAR118(VAR39),
.VAR2(VAR98),
.VAR10(VAR12),
.VAR150(VAR149),
.VAR97(VAR64),
.VAR102(VAR84),
.VAR27(VAR27),
.VAR60(VAR60),
.VAR22(VAR137),
.VAR139(VAR80),
.VAR1(VAR130),
.VAR9(VAR146),
.VAR83(VAR55),
.VAR89(VAR114),
.VAR148(VAR54)
);
VAR47 VAR18(
.VAR34(VAR34),
.VAR32(VAR32),
.VAR86(VAR136),
.VAR51(2'b00),
.VAR105(VAR105),
.VAR38(VAR30)
);
VAR53 VAR8(
.VAR123(VAR93),
.VAR68(VAR82),
.VAR48(VAR85),
.VAR111(VAR65),
.VAR109(VAR120&VAR107[0]),
.VAR26(VAR34),
.VAR88(VAR67),
.VAR59(VAR52),
.VAR117(VAR42),
.VAR71(VAR66)
);
VAR53 VAR152(
.VAR123(VAR81),
.VAR68(VAR41),
.VAR48(VAR76),
.VAR111(VAR78),
.VAR109(VAR120&VAR107[1]),
.VAR26(VAR34),
.VAR88(VAR14),
.VAR59(VAR94),
.VAR117(VAR4),
.VAR71(VAR133)
);
assign VAR136 = (VAR107[0]) ? VAR67 :
VAR14 ;
VAR124 VAR69(
.VAR123(VAR44),
.VAR68(VAR28&VAR37[0]),
.VAR48(VAR34),
.VAR111(VAR144),
.VAR109(VAR17),
.VAR26(VAR100),
.VAR88(VAR101),
.VAR117(VAR90),
.VAR110(VAR21),
.VAR71(VAR36)
);
VAR124 VAR57(
.VAR123(VAR44),
.VAR68(VAR28&VAR37[1]),
.VAR48(VAR34),
.VAR111(VAR25),
.VAR109(VAR99),
.VAR26(VAR91),
.VAR88(VAR115),
.VAR117(VAR87),
.VAR110(VAR35),
.VAR71(VAR19)
);
always @(posedge VAR34)
begin
VAR22 <= (VAR29==VAR134+VAR127) ? 12'h200 : VAR137;
VAR139 <= VAR80;
VAR1 <= VAR130;
VAR9 <= VAR146;
VAR83 <= (VAR29==VAR134+VAR127) ? 1'b0 : VAR55;
VAR89 <= (VAR29==VAR134+VAR127) ? 1'b1 : VAR114;
VAR148 <= (VAR29==VAR134+VAR127) ? 1'b0 : VAR54;
VAR27 <= (VAR29==VAR134+VAR127) ? 1'b1 : 1'b0;
VAR60 <= (VAR29==VAR134+VAR16+VAR127+2) ? 1'b1 : 1'b0;
VAR38 <= ( VAR121 && (VAR29>=VAR134) ) ? ( ((VAR29==VAR134+VAR127) && VAR145)? 2'b11 : 2'b00 ) : 2'b11 ;
VAR44<= VAR56;
end
assign VAR56 = VAR84 ? VAR105 : VAR3'VAR113;
assign VAR121 = VAR23 | VAR145;
always@(posedge VAR34 or negedge VAR32)
begin
if(VAR32==0)
begin
VAR108 <= 0;
VAR29 <= 0;
VAR24 <= 0;
VAR75 <= 0;
VAR23 <= 0;
VAR145 <= 0;
VAR28 <= 0;
VAR120 <= 0;
VAR58 <= 0;
VAR96 <= 0;
end
else
begin
VAR24 <= VAR135;
VAR75 <= VAR20;
case(VAR29)
0: begin
if({VAR24,VAR135}==2'b01)
begin
VAR23 <= 1;
VAR145 <= 0;
VAR108 <= 2'b01;
VAR29 <= 1;
end
else if({VAR75,VAR20}==2'b01)
begin
VAR23 <= 0;
VAR145 <= 1;
VAR108 <= 2'b10;
VAR29 <= 1;
end
end
1: begin
if(VAR131==1)
begin
VAR108<=2'b00;
VAR29<=2;
end
end
default:
begin
if(VAR29!=VAR134+VAR16+VAR127+1)
VAR29<=VAR29+1;
end
else
VAR29<=0;
end
endcase
if(VAR23)
begin
if(VAR29==VAR134+VAR16+1)
VAR28 <= 1;
end
else if(VAR29==VAR134+VAR16+VAR127+1)
begin
VAR28 <= 0;
VAR23 <= 0;
VAR96 <= 1;
end
end
else
VAR96 <= 0;
if(VAR145)
begin
if(VAR29==VAR134-1)
VAR120 <= 1;
end
else if(VAR29==VAR134+VAR127-1)
VAR120 <= 0;
else if(VAR29==VAR134+VAR16+VAR127)
begin
VAR145 <= 0;
VAR58<= 1;
end
end
else
VAR58<= 0;
end
end
always@(posedge VAR34 or negedge VAR32)
begin
if(!VAR32)
begin
VAR46 <= VAR125;
VAR40 <= VAR61;
VAR7 <= VAR106;
VAR49 <= VAR79;
end
else
begin
if(VAR65)
VAR46 <= VAR125;
end
else if(VAR58&VAR107[0])
begin
if(VAR46<VAR132-VAR43)
VAR46 <= VAR46+VAR43;
end
else
VAR46 <= VAR125;
end
if(VAR78)
VAR40 <= VAR61;
else if(VAR58&VAR107[1])
begin
if(VAR40<VAR33-VAR140)
VAR40 <= VAR40+VAR140;
end
else
VAR40 <= VAR61;
end
if(VAR144)
VAR7 <= VAR106;
else if(VAR96&VAR37[0])
begin
if(VAR7<VAR6-VAR147)
VAR7 <= VAR7+VAR147;
end
else
VAR7 <= VAR106;
end
if(VAR25)
VAR49 <= VAR79;
else if(VAR96&VAR37[1])
begin
if(VAR49<VAR63-VAR142)
VAR49 <= VAR49+VAR142;
end
else
VAR49 <= VAR79;
end
end
end
always@(posedge VAR34 or negedge VAR32)
begin
if(!VAR32)
begin
VAR20 <= 0;
VAR135 <= 0;
VAR116 <= 0;
VAR127 <= 0;
VAR107 <= 0;
VAR37 <= 0;
end
else
begin
if( (VAR20==0) && (VAR135==0) && (VAR29==0) &&
(VAR107==0) && (VAR37==0) &&
(VAR65==0) && (VAR144==0) &&
(VAR78==0) && (VAR25==0) )
begin
if( (VAR90 < VAR147) )
begin
VAR116 <= VAR7;
VAR127 <= VAR147;
VAR107 <= 2'b00;
VAR37 <= 2'b01;
VAR20 <= 0;
VAR135 <= 1;
end
else if( (VAR87 < VAR142) )
begin
VAR116 <= VAR49;
VAR127 <= VAR142;
VAR107 <= 2'b00;
VAR37 <= 2'b10;
VAR20 <= 0;
VAR135 <= 1;
end
else if( (VAR66 >= VAR43) && (VAR43!=0) )
begin
VAR116 <= VAR46;
VAR127 <= VAR43;
VAR107 <= 2'b01;
VAR37 <= 2'b00;
VAR20 <= 1;
VAR135 <= 0;
end
else if( (VAR133 >= VAR140) && (VAR140!=0) )
begin
VAR116 <= VAR40;
VAR127 <= VAR140;
VAR107 <= 2'b10;
VAR37 <= 2'b00;
VAR20 <= 1;
VAR135 <= 0;
end
end
if(VAR58)
begin
VAR107 <= 0;
VAR20 <= 0;
end
if(VAR96)
begin
VAR37 <= 0;
VAR135 <= 0;
end
end
end
endmodule
|
mit
|
SiLab-Bonn/basil
|
basil/firmware/modules/pulse_gen/pulse_gen.v
| 1,451 |
module MODULE1 #(
parameter VAR14 = 16'h0000,
parameter VAR15 = 16'h0000,
parameter VAR21 = 16
) (
input wire VAR8,
input wire VAR13,
input wire [VAR21-1:0] VAR19,
inout wire [7:0] VAR17,
input wire VAR20,
input wire VAR4,
input wire VAR12,
input wire VAR11,
output wire VAR3
);
wire VAR9, VAR18;
wire [VAR21-1:0] VAR2;
wire [7:0] VAR7;
wire [7:0] VAR6;
VAR10 #(
.VAR14(VAR14),
.VAR15(VAR15),
.VAR21(VAR21)
) VAR5 (
.VAR20(VAR20),
.VAR4(VAR4),
.VAR19(VAR19),
.VAR17(VAR17),
.VAR9(VAR9),
.VAR18(VAR18),
.VAR2(VAR2),
.VAR7(VAR7),
.VAR6(VAR6)
);
VAR1 #(
.VAR21(VAR21)
) VAR16 (
.VAR8(VAR8),
.VAR13(VAR13),
.VAR19(VAR2),
.VAR23(VAR7),
.VAR20(VAR9),
.VAR4(VAR18),
.VAR22(VAR6),
.VAR12(VAR12),
.VAR11(VAR11),
.VAR3(VAR3)
);
endmodule
|
bsd-3-clause
|
ShepardSiegel/ocpi
|
coregen/pcie_4243_trn_v6es_gtx_x4_250/example_design/PIO_64_TX_ENGINE.v
| 9,515 |
module MODULE1 (
clk,
VAR15,
VAR3,
VAR2,
VAR14,
VAR21,
VAR18,
VAR5,
VAR25,
VAR33,
VAR32,
VAR7,
VAR35,
VAR23,
VAR22,
VAR9,
VAR11,
VAR24,
VAR26,
VAR6,
VAR1,
VAR27,
VAR30,
VAR4,
VAR31,
VAR36
);
input clk;
input VAR15;
output [63:0] VAR3;
output [7:0] VAR2;
output VAR14;
output VAR21;
output VAR18;
output VAR5;
input VAR25;
input VAR33;
input VAR32;
output VAR7;
input [2:0] VAR35;
input VAR23;
input VAR22;
input [1:0] VAR9;
input [9:0] VAR11;
input [15:0] VAR24;
input [7:0] VAR26;
input [7:0] VAR6;
input [12:0] VAR1;
output [10:0] VAR27;
output [3:0] VAR30;
input [31:0] VAR4;
input [15:0] VAR31;
input VAR36;
reg [63:0] VAR3;
reg [7:0] VAR2;
reg VAR14;
reg VAR21;
reg VAR18;
reg VAR5 ;
reg [11:0] VAR8;
reg [06:0] VAR20;
reg VAR7;
reg VAR12;
reg [0:0] state;
assign VAR27 = VAR1[12:2];
assign VAR30 = VAR6[3:0];
always @ (VAR30) begin
casex (VAR30[3:0])
4'VAR10 : VAR8 = 12'h004;
4'VAR17 : VAR8 = 12'h003;
4'VAR16 : VAR8 = 12'h003;
4'b0011 : VAR8 = 12'h002;
4'b0110 : VAR8 = 12'h002;
4'b1100 : VAR8 = 12'h002;
4'b0001 : VAR8 = 12'h001;
4'b0010 : VAR8 = 12'h001;
4'b0100 : VAR8 = 12'h001;
4'b1000 : VAR8 = 12'h001;
4'b0000 : VAR8 = 12'h001;
endcase
end
always @ (VAR30 or VAR1) begin
casex (VAR30[3:0])
4'b0000 : VAR20 = {VAR1[6:2], 2'b00};
4'VAR29 : VAR20 = {VAR1[6:2], 2'b00};
4'VAR34 : VAR20 = {VAR1[6:2], 2'b01};
4'VAR19 : VAR20 = {VAR1[6:2], 2'b10};
4'b1000 : VAR20 = {VAR1[6:2], 2'b11};
endcase
end
always @ ( posedge clk ) begin
if (!VAR15 ) begin
VAR12 <= 1'b0;
end else begin
VAR12 <= VAR32;
end
end
always @ ( posedge clk ) begin
if (!VAR15 ) begin
VAR14 <= 1'b1;
VAR21 <= 1'b1;
VAR18 <= 1'b1;
VAR5 <= 1'b1;
VAR3 <= 64'b0;
VAR2 <= 8'b0;
VAR7 <= 1'b0;
state <= VAR13;
end else begin
case ( state )
if (VAR12 && VAR33) begin
VAR14 <= 1'b0;
VAR21 <= 1'b1;
VAR18 <= 1'b0;
VAR3 <= { {1'b0},
{1'b0},
VAR35,
{4'b0},
VAR23,
VAR22,
VAR9,
{2'b0},
VAR11,
VAR31,
{3'b0},
{1'b0},
VAR8 };
VAR2 <= 8'b0;
state <= VAR28;
end else begin
VAR14 <= 1'b1;
VAR21 <= 1'b1;
VAR18 <= 1'b1;
VAR5 <= 1'b1;
VAR3 <= 64'b0;
VAR2 <= 8'b0;
VAR7 <= 1'b0;
state <= VAR13;
end
end
if ((!VAR25) && (VAR33)) begin
VAR14 <= 1'b1;
VAR21 <= 1'b0;
VAR18 <= 1'b0;
VAR3 <= { VAR24,
VAR26,
{1'b0},
VAR20,
VAR4 };
VAR2 <= 8'h00;
VAR7 <= 1'b1;
state <= VAR13;
end else if (!VAR33) begin
state <= VAR13;
VAR5 <= 1'b0;
end else
state <= VAR28;
end
endcase
end
end
endmodule
|
lgpl-3.0
|
vipinkmenon/scas
|
hw/fpga/source/multiboot_ctrl/multiboot_ctrl.v
| 3,334 |
module MODULE1
(
input VAR16,
input VAR20,
input VAR2,
input [31:0] VAR1
);
localparam VAR9 = 'd0,
VAR26 = 'd1,
VAR22 = 'd2;
reg [1:0] state ;
reg VAR7;
reg [31:0] VAR24;
reg VAR15;
reg [3:0] counter;
reg VAR23;
reg VAR19;
wire [31:0] VAR18;
assign VAR18 = {2'b00,1'b1,VAR1[24],VAR1[25],3'b000,VAR1[16],VAR1[17],VAR1[18],VAR1[19],VAR1[20],VAR1[21],VAR1[22],VAR1[23],VAR1[8],VAR1[9],VAR1[10],VAR1[11],VAR1[12],VAR1[13],VAR1[14],VAR1[15],VAR1[0],VAR1[1],VAR1[2],VAR1[3],VAR1[4],VAR1[5],VAR1[6],VAR1[7]};
VAR6 #(
.VAR5('h4250093),
.VAR12("VAR10"),
.VAR25("VAR17")
)
VAR8(
.VAR13(), .VAR4(), .VAR21(VAR16), .VAR3(VAR7), .VAR14(VAR24), .VAR11(VAR15));
always @(posedge VAR16)
begin
VAR23 <= VAR2;
VAR19 <= VAR23;
end
always @(posedge VAR16)
begin
if(VAR20)
begin
state <= VAR9;
VAR15 <= 1'b1;
VAR7 <= 1'b1;
end
else
begin
case(state)
VAR9:begin
if(VAR19)
begin
state <= VAR26;
counter <= 0;
end
else
state <= VAR9;
end
VAR26:begin
counter <= counter + 1'b1;
VAR15 <= 1'b0;
VAR7 <= 1'b0;
case(counter)
'h0:begin
VAR24 <= 'hFFFFFFFF; end
'h1:begin
VAR24 <= 'h5599AA66; end
'h2:begin
VAR24 <= 'h04000000; end
'h3:begin
VAR24 <= 'h0C400080; end
'h4:begin
VAR24 <= VAR18; end
'h5:begin
VAR24 <= 'h0C000180; end
'h6:begin
VAR24 <= 'h000000F0; end
'h7:begin
VAR24 <= 'h04000000; end
'h8:begin
VAR15 <= 1'b1;
VAR7 <= 1'b1;
state <= VAR22;
end
VAR22:begin
state <= VAR22;
end
endcase
end
endcase
end
end
endmodule
|
mit
|
plindstroem/oh
|
elink/hdl/etx_fifo.v
| 5,523 |
module MODULE1(
VAR30, VAR22, VAR5, VAR13, VAR3,
VAR7, VAR28, VAR2,
VAR35, VAR36, VAR40,
VAR4, VAR33, VAR43, VAR6, VAR1,
VAR29, VAR32, VAR17, VAR38, VAR44,
VAR10, VAR45, VAR19, VAR21
);
parameter VAR14 = 32;
parameter VAR37 = 32;
parameter VAR20 = 104;
parameter VAR9 = 6;
parameter VAR8 = 12'h000;
input VAR4;
input VAR33;
input VAR43;
input VAR6;
input VAR1;
input [VAR20-1:0] VAR29;
output VAR30;
input VAR32;
input [VAR20-1:0] VAR17;
output VAR22;
input VAR38;
input [VAR20-1:0] VAR44;
output VAR5;
output VAR13;
output [VAR20-1:0] VAR3;
input VAR10;
output VAR7;
output [VAR20-1:0] VAR28;
input VAR45;
output VAR2;
output [VAR20-1:0] VAR35;
input VAR19;
output VAR36;
output [VAR20-1:0] VAR40;
input VAR21;
VAR25 #(.VAR37(104), .VAR26(32)) VAR11(
.VAR41 (VAR22), .VAR23 (VAR36), .VAR31 (VAR40[VAR20-1:0]), .VAR39 (VAR43), .VAR34 (VAR33), .VAR18 (VAR32), .VAR24 (VAR17[VAR20-1:0]), .VAR15 (VAR6), .VAR16 (VAR4), .VAR12 (VAR21));
VAR25 #(.VAR37(104), .VAR26(32)) VAR27(
.VAR41 (VAR30), .VAR23 (VAR7), .VAR31 (VAR28[VAR20-1:0]), .VAR39 (VAR43), .VAR34 (VAR33), .VAR18 (VAR1), .VAR24 (VAR29[VAR20-1:0]), .VAR15 (VAR6), .VAR16 (VAR4), .VAR12 (VAR45));
VAR25 #(.VAR37(104), .VAR26(32)) VAR42(
.VAR41 (VAR5), .VAR23 (VAR2), .VAR31 (VAR35[VAR20-1:0]), .VAR39 (VAR43), .VAR34 (VAR33), .VAR18 (VAR38), .VAR24 (VAR44[VAR20-1:0]), .VAR15 (VAR6), .VAR16 (VAR4), .VAR12 (VAR19));
endmodule
|
gpl-3.0
|
cafe-alpha/wasca
|
v12/fpga_firmware/wasca/synthesis/submodules/altera_up_audio_in_deserializer.v
| 7,476 |
module MODULE1 (
clk,
reset,
VAR28,
VAR31,
VAR1,
VAR21,
VAR3,
VAR8,
VAR25,
VAR19,
VAR22,
VAR16,
VAR13,
VAR9
);
parameter VAR6 = 15;
parameter VAR12 = 5'h0F;
input clk;
input reset;
input VAR28;
input VAR31;
input VAR1;
input VAR21;
input VAR3;
input VAR8;
input VAR25;
input VAR19;
output reg [ 7: 0] VAR22;
output reg [ 7: 0] VAR16;
output [VAR6: 0] VAR13;
output [VAR6: 0] VAR9;
wire VAR36;
wire VAR20;
wire VAR7;
wire VAR32;
wire VAR30;
wire [ 6: 0] VAR37;
wire [ 6: 0] VAR5;
reg [VAR6: 0] VAR2;
always @(posedge clk)
begin
if (reset == 1'b1)
VAR22 <= 8'h00;
end
else
begin
VAR22[7] <= VAR32;
VAR22[6:0] <= VAR37;
end
end
always @(posedge clk)
begin
if (reset == 1'b1)
VAR16 <= 8'h00;
end
else
begin
VAR16[7] <= VAR30;
VAR16[6:0] <= VAR5;
end
end
always @(posedge clk)
begin
if (reset == 1'b1)
VAR2 <= 'h0;
end
else if (VAR28 & VAR36)
VAR2 <=
{VAR2[(VAR6 - 1):0],
VAR8};
end
VAR18 VAR29 (
.clk (clk),
.reset (reset),
.VAR28 (VAR28),
.VAR31 (VAR31),
.VAR1 (VAR1),
.VAR21 (VAR21),
.VAR34 (VAR36)
);
VAR29.VAR12 = VAR12;
VAR24 VAR35(
.clk (clk),
.reset (reset),
.VAR33 (VAR21 & ~VAR32 & VAR3),
.VAR27 (VAR2),
.VAR4 (VAR25 & ~VAR20),
.VAR14 (VAR20),
.VAR10 (VAR32),
.VAR11 (VAR37),
.VAR15 (VAR13)
);
VAR35.VAR6 = VAR6,
VAR35.VAR26 = 128,
VAR35.VAR17 = 6;
VAR24 VAR23(
.clk (clk),
.reset (reset),
.VAR33 (VAR1 & ~VAR30 & VAR3),
.VAR27 (VAR2),
.VAR4 (VAR19 & ~VAR7),
.VAR14 (VAR7),
.VAR10 (VAR30),
.VAR11 (VAR5),
.VAR15 (VAR9)
);
VAR23.VAR6 = VAR6,
VAR23.VAR26 = 128,
VAR23.VAR17 = 6;
endmodule
|
gpl-2.0
|
ehab93/MIPS-Processor
|
RF/reg_32bits.v
| 2,135 |
module MODULE1 (
input [31:0] VAR21,
input VAR5, clk,
output [31:0] VAR36);
VAR18 VAR34 (.VAR36(VAR36[0 ]), .VAR21(VAR21[0 ]), .VAR5(VAR5), .clk(clk));
VAR18 VAR35 (.VAR36(VAR36[1 ]), .VAR21(VAR21[1 ]), .VAR5(VAR5), .clk(clk));
VAR18 VAR26 (.VAR36(VAR36[2 ]), .VAR21(VAR21[2 ]), .VAR5(VAR5), .clk(clk));
VAR18 VAR10 (.VAR36(VAR36[3 ]), .VAR21(VAR21[3 ]), .VAR5(VAR5), .clk(clk));
VAR18 VAR15 (.VAR36(VAR36[4 ]), .VAR21(VAR21[4 ]), .VAR5(VAR5), .clk(clk));
VAR18 VAR30 (.VAR36(VAR36[5 ]), .VAR21(VAR21[5 ]), .VAR5(VAR5), .clk(clk));
VAR18 VAR9 (.VAR36(VAR36[6 ]), .VAR21(VAR21[6 ]), .VAR5(VAR5), .clk(clk));
VAR18 VAR17 (.VAR36(VAR36[7 ]), .VAR21(VAR21[7 ]), .VAR5(VAR5), .clk(clk));
VAR18 VAR16 (.VAR36(VAR36[8 ]), .VAR21(VAR21[8 ]), .VAR5(VAR5), .clk(clk));
VAR18 VAR33 (.VAR36(VAR36[9 ]), .VAR21(VAR21[9 ]), .VAR5(VAR5), .clk(clk));
VAR18 VAR4(.VAR36(VAR36[10]), .VAR21(VAR21[10]), .VAR5(VAR5), .clk(clk));
VAR18 VAR3(.VAR36(VAR36[11]), .VAR21(VAR21[11]), .VAR5(VAR5), .clk(clk));
VAR18 VAR19(.VAR36(VAR36[12]), .VAR21(VAR21[12]), .VAR5(VAR5), .clk(clk));
VAR18 VAR28(.VAR36(VAR36[13]), .VAR21(VAR21[13]), .VAR5(VAR5), .clk(clk));
VAR18 VAR12(.VAR36(VAR36[14]), .VAR21(VAR21[14]), .VAR5(VAR5), .clk(clk));
VAR18 VAR20(.VAR36(VAR36[15]), .VAR21(VAR21[15]), .VAR5(VAR5), .clk(clk));
VAR18 VAR25(.VAR36(VAR36[16]), .VAR21(VAR21[16]), .VAR5(VAR5), .clk(clk));
VAR18 VAR29(.VAR36(VAR36[17]), .VAR21(VAR21[17]), .VAR5(VAR5), .clk(clk));
VAR18 VAR24(.VAR36(VAR36[18]), .VAR21(VAR21[18]), .VAR5(VAR5), .clk(clk));
VAR18 VAR8(.VAR36(VAR36[19]), .VAR21(VAR21[19]), .VAR5(VAR5), .clk(clk));
VAR18 VAR22(.VAR36(VAR36[20]), .VAR21(VAR21[20]), .VAR5(VAR5), .clk(clk));
VAR18 VAR23(.VAR36(VAR36[21]), .VAR21(VAR21[21]), .VAR5(VAR5), .clk(clk));
VAR18 VAR27(.VAR36(VAR36[22]), .VAR21(VAR21[22]), .VAR5(VAR5), .clk(clk));
VAR18 VAR31(.VAR36(VAR36[23]), .VAR21(VAR21[23]), .VAR5(VAR5), .clk(clk));
VAR18 VAR11(.VAR36(VAR36[24]), .VAR21(VAR21[24]), .VAR5(VAR5), .clk(clk));
VAR18 VAR2(.VAR36(VAR36[25]), .VAR21(VAR21[25]), .VAR5(VAR5), .clk(clk));
VAR18 VAR14(.VAR36(VAR36[26]), .VAR21(VAR21[26]), .VAR5(VAR5), .clk(clk));
VAR18 VAR13(.VAR36(VAR36[27]), .VAR21(VAR21[27]), .VAR5(VAR5), .clk(clk));
VAR18 VAR1(.VAR36(VAR36[28]), .VAR21(VAR21[28]), .VAR5(VAR5), .clk(clk));
VAR18 VAR32(.VAR36(VAR36[29]), .VAR21(VAR21[29]), .VAR5(VAR5), .clk(clk));
VAR18 VAR7(.VAR36(VAR36[30]), .VAR21(VAR21[30]), .VAR5(VAR5), .clk(clk));
VAR18 VAR6(.VAR36(VAR36[31]), .VAR21(VAR21[31]), .VAR5(VAR5), .clk(clk));
endmodule
|
mit
|
Given-Jiang/Erosion_Operation_Altera_OpenCL_DE1-SoC
|
bin_Erosion_Operation/system/synthesis/submodules/altera_avalon_mm_bridge.v
| 11,339 |
module MODULE1
parameter VAR40 = 32,
parameter VAR42 = 8,
parameter VAR39 = 10,
parameter VAR50 = 1,
parameter VAR32 = 1,
parameter VAR53 = 1,
parameter VAR36 = VAR40 / VAR42
)
(
input clk,
input reset,
output VAR24,
output [VAR40-1:0] VAR17,
output VAR25,
input [VAR50-1:0] VAR29,
input [VAR40-1:0] VAR27,
input [VAR39-1:0] VAR38,
input VAR6,
input VAR20,
input [VAR36-1:0] VAR44,
input VAR43,
input VAR19,
input [VAR40-1:0] VAR13,
input VAR15,
output [VAR50-1:0] VAR9,
output [VAR40-1:0] VAR51,
output [VAR39-1:0] VAR54,
output VAR41,
output VAR37,
output [VAR36-1:0] VAR55,
output VAR16
);
reg [VAR50-1:0] VAR10;
reg [VAR40-1:0] VAR30;
reg [VAR39-1:0] VAR4;
reg VAR45;
reg VAR3;
reg [VAR36-1:0] VAR47;
wire VAR49;
reg VAR35;
reg [VAR50-1:0] VAR28;
reg [VAR40-1:0] VAR11;
reg [VAR39-1:0] VAR12;
reg VAR7;
reg VAR26;
reg [VAR36-1:0] VAR22;
reg VAR5;
reg [VAR50-1:0] VAR33;
reg [VAR40-1:0] VAR31;
reg [VAR39-1:0] VAR18;
reg VAR8;
reg VAR14;
reg [VAR36-1:0] VAR46;
reg VAR48;
reg VAR34;
reg VAR1;
wire VAR52;
reg [VAR40-1:0] VAR2;
reg VAR23;
generate if (VAR32 == 1) begin
assign VAR24 = VAR48;
assign VAR52 = ~VAR48 & VAR49;
always @(posedge clk, posedge reset) begin
if (reset) begin
VAR48 <= 1'b1;
VAR1 <= 1'b1;
VAR33 <= 1'b1;
VAR31 <= 0;
VAR46 <= {VAR36{1'b1}};
VAR18 <= 0;
VAR8 <= 1'b0;
VAR14 <= 1'b0;
VAR34 <= 1'b0;
end else begin
VAR48 <= VAR49;
if (VAR52) begin
VAR31 <= VAR27;
VAR46 <= VAR44;
VAR18 <= VAR38;
VAR8 <= VAR6;
VAR14 <= VAR20;
VAR33 <= VAR29;
VAR34 <= VAR43;
end
if (~VAR49)
VAR1 <= 1'b0;
end
else if (VAR52) begin
VAR1 <= 1'b1;
end
end
end
always @* begin
VAR28 = VAR29;
VAR11 = VAR27;
VAR12 = VAR38;
VAR7 = VAR6;
VAR26 = VAR20;
VAR22 = VAR44;
VAR5 = VAR43;
if (VAR1) begin
VAR28 = VAR33;
VAR11 = VAR31;
VAR12 = VAR18;
VAR7 = VAR8;
VAR26 = VAR14;
VAR22 = VAR46;
VAR5 = VAR34;
end
end
wire VAR21;
assign VAR21 = ~(VAR3 || VAR45);
assign VAR49 = VAR19 & ~VAR21;
always @(posedge clk, posedge reset) begin
if (reset) begin
VAR10 <= 1'b1;
VAR30 <= 0;
VAR47 <= {VAR36{1'b1}};
VAR4 <= 0;
VAR45 <= 1'b0;
VAR3 <= 1'b0;
VAR35 <= 1'b0;
end
else begin
if (~VAR49) begin
VAR30 <= VAR11;
VAR47 <= VAR22;
VAR4 <= VAR12;
VAR45 <= VAR7;
VAR3 <= VAR26;
VAR10 <= VAR28;
VAR35 <= VAR5;
end
end
end
end else begin
assign VAR24 = VAR19;
always @* begin
VAR10 = VAR29;
VAR30 = VAR27;
VAR4 = VAR38;
VAR45 = VAR6;
VAR3 = VAR20;
VAR47 = VAR44;
VAR35 = VAR43;
end
end
endgenerate
assign VAR9 = VAR10;
assign VAR51 = VAR30;
assign VAR54 = VAR4;
assign VAR41 = VAR45;
assign VAR37 = VAR3;
assign VAR55 = VAR47;
assign VAR16 = VAR35;
generate if (VAR53 == 1) begin
always @(posedge clk, posedge reset) begin
if (reset) begin
VAR23 <= 1'b0;
VAR2 <= 0;
end
else begin
VAR23 <= VAR15;
VAR2 <= VAR13;
end
end
end else begin
always @* begin
VAR23 = VAR15;
VAR2 = VAR13;
end
end
endgenerate
assign VAR25 = VAR23;
assign VAR17 = VAR2;
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
models/udp_dff_nr_pp_pkg_sn/sky130_fd_sc_lp__udp_dff_nr_pp_pkg_sn.blackbox.v
| 1,519 |
module MODULE1 (
VAR5 ,
VAR4 ,
VAR8 ,
VAR2 ,
VAR7 ,
VAR3,
VAR9 ,
VAR6 ,
VAR1
);
output VAR5 ;
input VAR4 ;
input VAR8 ;
input VAR2 ;
input VAR7 ;
input VAR3;
input VAR9 ;
input VAR6 ;
input VAR1 ;
endmodule
|
apache-2.0
|
trivoldus28/pulsarch-verilog
|
design/sys/iop/iobdg/common/rtl/iobdg_1r2w_vec.v
| 4,871 |
module MODULE1 (
dout, VAR18,
clk, VAR30, VAR19, VAR14, VAR39, VAR1, VAR35, VAR29, VAR4, VAR2
);
parameter VAR13 = 32;
parameter VAR23 = 5;
input clk;
input VAR30;
input VAR19;
input [VAR23-1:0] VAR14;
input [VAR23-1:0] VAR39;
input [VAR23-1:0] VAR1;
input VAR35;
input VAR29;
input VAR4;
input VAR2;
output dout;
output [VAR13-1:0] VAR18;
wire [VAR23-1:0] VAR24;
wire [VAR23-1:0] VAR20;
wire VAR28;
wire VAR36;
wire VAR17;
wire VAR34;
wire [VAR13-1:0] VAR37;
wire [VAR13-1:0] VAR38;
wire [VAR13-1:0] VAR16;
wire [VAR13-1:0] VAR3;
wire [VAR13-1:0] VAR6;
reg [VAR13-1:0] VAR26;
wire [VAR23-1:0] VAR12;
wire [VAR13-1:0] VAR31;
wire dout;
integer VAR27;
VAR7 #(VAR23) VAR33 (.din(VAR39),
.clk(clk),
.VAR25(VAR24));
VAR7 #(VAR23) VAR5 (.din(VAR1),
.clk(clk),
.VAR25(VAR20));
VAR7 #(1) VAR15 (.din(VAR35),
.clk(clk),
.VAR25(VAR28));
VAR7 #(1) VAR22 (.din(VAR29),
.clk(clk),
.VAR25(VAR36));
VAR7 #(1) VAR11 (.din(VAR4),
.clk(clk),
.VAR25(VAR17));
VAR7 #(1) VAR9 (.din(VAR2),
.clk(clk),
.VAR25(VAR34));
assign VAR37 = 1'b1 << VAR24;
assign VAR38 = 1'b1 << VAR20;
assign VAR16 = {VAR13{VAR17}} & VAR37;
assign VAR3 = {VAR13{VAR34}} & VAR38;
always @(VAR28 or VAR36 or VAR30 or VAR6
or VAR16 or VAR3)
begin
for (VAR27=0; VAR27<VAR13; VAR27=VAR27+1)
begin
VAR26[VAR27] = ~VAR30 ? 1'b0 :
VAR16[VAR27] ? VAR28 :
VAR3[VAR27] ? VAR36 :
VAR6[VAR27];
end
end
VAR7 #(VAR13) VAR8 (.din(VAR26),
.clk(clk),
.VAR25(VAR6));
VAR32 #(VAR13) VAR10 (.din(VAR6),
.en(VAR19),
.clk(clk),
.VAR25(VAR18));
VAR7 #(VAR23) VAR21 (.din(VAR14),
.clk(clk),
.VAR25(VAR12));
assign VAR31 = 1'b1 << VAR12;
assign dout = |(VAR6 & VAR31);
endmodule
|
gpl-2.0
|
jameshegarty/rigel
|
platform/camera1x/vsrc/axi_master32_stub.v
| 2,977 |
module MODULE1(
output VAR19,
output VAR20,
input VAR16,
output [31:0] VAR22,
output [1:0] VAR25,
output [3:0] VAR2,
output [1:0] VAR18,
input VAR26,
output VAR9,
input VAR12,
input [31:0] VAR8,
input [1:0] VAR7,
output VAR5,
input VAR15,
output [31:0] VAR24,
output [1:0] VAR23,
output [3:0] VAR3,
output [1:0] VAR4,
output VAR11,
input VAR10,
output VAR17,
output [31:0] VAR13,
output [3:0] VAR14,
input VAR1,
output VAR21,
input [1:0] VAR6
);
assign VAR19 = 1'b0;
assign VAR20 = 1'b0;
assign VAR22 = 32'b0;
assign VAR25 = 2'b0;
assign VAR2 = 4'b0;
assign VAR18 = 2'b0;
assign VAR9 = 1'b0;
assign VAR5 = 1'b0;
assign VAR24 = 32'b0;
assign VAR23 = 2'b0;
assign VAR3 = 4'b0;
assign VAR4 = 2'b0;
assign VAR11 = 1'b0;
assign VAR17 = 1'b0;
assign VAR13 = 32'b0;
assign VAR14 = 4'b0;
assign VAR21 = 1'b0;
endmodule : MODULE1
|
mit
|
peteasa/parallella-fpga
|
AdaptevaLib/src/ecfg/hdl/ecfg-ao.v
| 13,218 |
module MODULE1 (
VAR40, VAR64, VAR48, VAR51,
VAR28, VAR46, VAR16,
VAR27, VAR42, VAR45,
VAR37, VAR11, VAR44,
VAR14, VAR34, VAR57, VAR10,
VAR41,
VAR31, clk, VAR36, VAR12, VAR18, VAR65,
VAR63
);
parameter VAR8 = 12; parameter VAR1 = 32; parameter VAR50 = 32; parameter VAR6 = 12; parameter VAR49 = 5;
input [VAR6-1:0] VAR31;
input clk;
input VAR36;
input VAR12;
input VAR18;
input [19:0] VAR65;
input [31:0] VAR63;
output [31:0] VAR40;
output VAR64;
output VAR48;
output VAR51;
output VAR28; output VAR46; output VAR16; output [3:0] VAR27; output [3:0] VAR42;
output VAR45; output VAR37; output VAR11; output VAR44;
output VAR14; output [3:0] VAR34; output [3:0] VAR57;
output [11:0] VAR10;
output [11:0] VAR41;
reg [11:0] VAR24;
reg [4:0] VAR66;
reg [7:0] VAR2;
reg [11:0] VAR47;
wire [31:0] VAR29;
reg VAR26;
reg [11:0] VAR55;
reg [11:0] VAR4;
reg [31:0] VAR40;
reg VAR64;
wire VAR23;
wire VAR56;
wire VAR58;
wire VAR20;
wire VAR52;
wire VAR15;
wire VAR54;
wire VAR53;
wire VAR3;
wire VAR22;
wire VAR21;
wire VAR59;
wire [31:0] VAR59;
wire VAR38;
wire VAR9;
wire VAR7;
wire VAR67;
wire VAR13;
wire VAR61;
wire VAR32;
wire VAR39;
wire VAR5;
assign VAR56 = VAR12 & VAR18;
assign VAR23 = VAR12 & ~VAR18;
assign VAR58 = VAR65[19:0]==VAR62;
assign VAR20 = VAR65[19:0]==VAR33;
assign VAR52 = VAR65[19:0]==VAR25;
assign VAR15 = VAR65[19:0]==VAR43;
assign VAR54 = VAR65[19:0]==VAR19;
assign VAR53 = VAR65[19:0]==VAR60;
assign VAR3 = VAR65[19:0]==VAR35;
assign VAR22 = VAR65[19:0]==VAR30;
assign VAR21 = VAR58 |
VAR20 |
VAR52 |
VAR15 |
VAR54 |
VAR53 |
VAR3 |
VAR22;
assign VAR5 = VAR58 & VAR56;
assign VAR38 = VAR20 & VAR56;
assign VAR9 = VAR52 & VAR56;
assign VAR7 = VAR15 & VAR56;
assign VAR67 = VAR54 & VAR56;
assign VAR13 = VAR53 & VAR56;
assign VAR61 = VAR3 & VAR56;
assign VAR32 = VAR22 & VAR56;
always @ (posedge clk)
if(VAR36)
VAR24[11:0] <= 12'b0;
else if (VAR38)
VAR24[11:0] <= VAR63[11:0];
assign VAR28 = VAR24[0];
assign VAR46 = VAR24[1];
assign VAR16 = VAR24[3:2]==2'b01;
assign VAR27[3:0] = VAR24[7:4];
assign VAR42[3:0] = VAR24[11:8];
always @ (posedge clk)
if(VAR36)
VAR66[4:0] <= 5'b0;
else if (VAR9)
VAR66[4:0] <= VAR63[4:0];
assign VAR45 = VAR66[0];
assign VAR37 = VAR66[1];
assign VAR11 = VAR66[3:2]==2'b01;
assign VAR44 = VAR66[3:2]==2'b10;
assign VAR39 = VAR66[4];
always @ (posedge clk)
if(VAR36)
VAR2[7:0] <= 8'b0;
else if (VAR7)
VAR2[7:0] <= VAR63[7:0];
assign VAR14 = ~(VAR2[3:0]==4'b0000);
assign VAR34[3:0] = VAR2[3:0];
assign VAR57[3:0] = VAR2[7:4];
always @ (posedge clk)
if(VAR36)
VAR47[VAR6-1:0] <= VAR31[VAR6-1:0];
else if (VAR67)
VAR47[VAR6-1:0] <= VAR63[VAR6-1:0];
assign VAR10[VAR6-1:0] = VAR47[VAR6-1:0];
assign VAR29[31:0] = VAR17;
always @ (posedge clk)
if(VAR36)
VAR55[11:0] <= 12'b0;
else if (VAR61)
VAR55[11:0] <= VAR63[11:0];
always @ (posedge clk)
if(VAR36)
VAR4[11:0] <= 12'b0;
else if (VAR32)
VAR4[11:0] <= VAR63[11:0];
assign VAR41[11:0] = VAR4[11:0];
always @ (posedge clk)
if(VAR36)
VAR26 <= 1'b0;
else if (VAR5)
VAR26 <= VAR63[0];
assign VAR48 = VAR26;
assign VAR51 = VAR48 | VAR36;
assign VAR59[31:0] = ({(32){VAR58}} & {20'b0,VAR24[11:0]}) |
({(32){VAR20}} & {20'b0,VAR24[11:0]}) |
({(32){VAR52}} & {27'b0,VAR66[4:0]}) |
({(32){VAR15}} & {24'b0,VAR2[7:0]}) |
({(32){VAR54}} & {20'b0,VAR47[11:0]}) |
({(32){VAR53}} & VAR29[31:0]) |
({(32){VAR3}} & {20'b0,VAR55[11:0]}) |
({(32){VAR22}} & {20'b0,VAR4[11:0]}) ;
always @ (posedge clk)
if(VAR23)
begin
VAR40[31:0] <= VAR59[31:0];
VAR64 <= VAR21;
end
endmodule
|
lgpl-3.0
|
EliasVansteenkiste/ConnectionRouter
|
vtr_flow/benchmarks/arithmetic/generated_circuits/multless_consts/verilog/mult_069.v
| 1,463 |
module MODULE2 (
VAR8,
VAR1
);
input [31:0] VAR8;
output [31:0]
VAR1;
wire [31:0]
VAR6,
VAR4,
VAR10,
VAR9,
VAR2,
VAR3,
VAR11;
assign VAR6 = VAR8;
assign VAR3 = VAR6 << 7;
assign VAR10 = VAR4 - VAR6;
assign VAR4 = VAR6 << 14;
assign VAR11 = VAR2 - VAR3;
assign VAR2 = VAR10 + VAR9;
assign VAR9 = VAR6 << 12;
assign VAR1 = VAR11;
endmodule
module MODULE1(
VAR8,
VAR1,
clk
);
input [31:0] VAR8;
output [31:0] VAR1;
reg [31:0] VAR1;
input clk;
reg [31:0] VAR5;
wire [30:0] VAR7;
always @(posedge clk) begin
VAR5 <= VAR8;
VAR1 <= VAR7;
end
MODULE2 MODULE1(
.VAR8(VAR5),
.VAR1(VAR7)
);
endmodule
|
mit
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0
|
cells/sdffrsnq/gf180mcu_fd_sc_mcu7t5v0__sdffrsnq_2.functional.v
| 1,787 |
module MODULE1( VAR8, VAR18, VAR3, VAR25, VAR12, VAR23, VAR21, VAR26 );
input VAR25, VAR3, VAR23, VAR8, VAR12, VAR18, VAR26;
output VAR21;
not VAR6( VAR19, VAR23 );
not VAR5( VAR20, VAR12 );
wire VAR1;
not VAR15( VAR1, VAR3 );
wire VAR28;
not VAR16( VAR28, VAR8 );
wire VAR11;
and VAR17( VAR11, VAR1, VAR28 );
wire VAR22;
not VAR2( VAR22, VAR18 );
wire VAR14;
and VAR29( VAR14, VAR1, VAR22 );
wire VAR4;
and VAR24( VAR4, VAR22, VAR8 );
or VAR13( VAR7, VAR11, VAR14, VAR4 );
VAR10( VAR9, VAR20, VAR19, VAR25, VAR7, VAR26 );
not VAR27( VAR21, VAR9 );
endmodule
|
apache-2.0
|
trivoldus28/pulsarch-verilog
|
design/sys/iop/jbi/jbi_mout/rtl/jbi_mout.v
| 27,545 |
module MODULE1 (
VAR27, VAR65, VAR162, VAR136,
VAR43, VAR150, VAR8, VAR121,
VAR173, VAR10, VAR118, VAR138,
VAR119, VAR9, VAR255,
VAR64, VAR254, VAR101,
VAR156, VAR247, VAR183,
VAR34, VAR222, VAR193,
VAR184, VAR66, VAR49, VAR16,
VAR28, VAR181, VAR96, VAR123,
VAR214, VAR175, VAR185, VAR251,
VAR198, VAR157, VAR169,
VAR196, VAR116, VAR199,
VAR180, VAR79, VAR133, VAR100, VAR55,
VAR60, VAR24,
VAR80, VAR22, VAR202,
VAR205, VAR36, VAR113,
VAR126, VAR62, VAR1,
VAR98, VAR31, VAR219,
VAR200, VAR97, VAR78,
VAR70, VAR75, VAR201,
VAR235, VAR51, VAR112, VAR21,
VAR35, VAR46, VAR105, VAR248, VAR225,
VAR128, VAR178, VAR76, VAR25,
VAR227, VAR164, VAR114, VAR171,
VAR203, VAR249, VAR109, VAR134, VAR53,
VAR15, VAR115, VAR58, VAR57, VAR189,
VAR6, VAR197,
VAR245,
VAR2, VAR37,
VAR209, VAR246,
VAR5, VAR85, VAR83, VAR89,
VAR224, VAR217, VAR250, VAR18, VAR241, VAR56,
VAR195, VAR213, clk, VAR32, VAR52, VAR234
);
input [31:0] VAR205;
input VAR36; input VAR113; input VAR126;
input [31:0] VAR62;
input VAR1; input VAR98; input VAR31;
input [31:0] VAR219;
input VAR200; input VAR97; input VAR78;
input [31:0] VAR70;
input VAR75; input VAR201; input VAR235;
input VAR51;
input VAR112;
input [1:0] VAR21;
output VAR27;
input [63:0] VAR35;
input VAR46;
input [15:0] VAR105;
input [VAR191-1:0] VAR248;
output VAR65;
input VAR225;
input VAR128; input [VAR172-1:0] VAR178;
input [VAR59-1:0] VAR76;
output VAR162;
input [VAR130:0] VAR25; input [VAR91:0] VAR227;
output [7:0] VAR136;
output VAR43;
output [127:0] VAR150;
output [3:0] VAR8;
input [2:0] VAR164;
input [2:0] VAR114;
output [3:0] VAR121;
output VAR173;
input VAR171;
input VAR203;
output VAR10;
output VAR118;
output [2:0] VAR138;
output VAR119;
output [2:0] VAR9;
output VAR255;
input VAR249;
output VAR64;
input VAR109; input [3:0] VAR134; input [VAR215-1:0] VAR53; output [VAR191-1:0] VAR254; output VAR101; output VAR156; output VAR247;
output VAR183;
output VAR34;
output VAR222; output VAR193;
output VAR184;
output VAR66;
input VAR15; input VAR115;
input VAR58; input VAR57; output VAR49;
output [1:0] VAR16;
output [5:0] VAR28;
input VAR189; output VAR181;
output VAR96;
output [5:0] VAR123;
input [1:0] VAR6; output VAR214; output VAR175; output VAR185; output VAR251; output [2:0] VAR198; output [2:0] VAR157; output [2:0] VAR169; output [2:0] VAR196; output [6:0] VAR116; output VAR199; input [31:0] VAR197; output [2:0] VAR180; output [2:0] VAR79; output [6:0] VAR133; output [6:0] VAR100; output [6:0] VAR55; output [5:4] VAR60; output VAR24; input [31:0] VAR245; input VAR2; input [3:0] VAR37; output VAR80; output VAR22; input VAR209; input VAR246; input VAR5; input VAR85; input VAR83;
input VAR89; input VAR224; input VAR217; input [127:0] VAR250; output VAR202;
input VAR18; input VAR241;
input VAR56;
input VAR195; input VAR213; input clk; input VAR32; input VAR52; input VAR234;
wire [3:0] VAR72;
wire [6:0] VAR158;
wire [127:0] VAR150;
wire [3:0] VAR121;
wire [7:0] VAR136;
wire [3:0] VAR161;
wire [3:0] VAR26;
wire [31:0] VAR205, VAR62, VAR219, VAR70;
wire [3:0] VAR190, VAR125, VAR61, VAR228;
wire [5:0] VAR42, VAR103, VAR40, VAR142;
wire [127:0] VAR81, VAR107, VAR4, VAR208;
wire [2:0] VAR74;
wire [3:0] VAR204;
wire [VAR191-1:0] VAR254;
wire [3:0] VAR145;
wire [1:0] VAR93;
VAR231 VAR257 (
.VAR140 (VAR205),
.VAR163 (VAR36),
.VAR23 (VAR113),
.VAR13 (VAR190),
.VAR104 (VAR167),
.VAR14 (VAR236),
.VAR95 (VAR194),
.VAR108 (VAR42),
.VAR233 (VAR81),
.VAR207 (VAR131),
.VAR147 (VAR148),
.VAR82 (VAR135),
.VAR3 (VAR156),
.VAR18 (VAR18),
.VAR241 (VAR241),
.VAR56 (VAR56),
.VAR195 (VAR195),
.VAR213 (VAR213),
.clk (clk),
.VAR32 (VAR32),
.VAR52 (VAR52),
.VAR234 (VAR234)
);
VAR231 VAR206 (
.VAR140 (VAR62),
.VAR163 (VAR1),
.VAR23 (VAR98),
.VAR13 (VAR125),
.VAR104 (VAR71),
.VAR14 (VAR143),
.VAR95 (VAR165),
.VAR108 (VAR103),
.VAR233 (VAR107),
.VAR207 (VAR99),
.VAR147 (VAR19),
.VAR82 (VAR240),
.VAR3 (VAR247),
.VAR18 (VAR18),
.VAR241 (VAR241),
.VAR56 (VAR56),
.VAR195 (VAR195),
.VAR213 (VAR213),
.clk (clk),
.VAR32 (VAR32),
.VAR52 (VAR52),
.VAR234 (VAR234)
);
VAR231 VAR253 (
.VAR140 (VAR219),
.VAR163 (VAR200),
.VAR23 (VAR97),
.VAR13 (VAR61),
.VAR104 (VAR124),
.VAR14 (VAR92),
.VAR95 (VAR41),
.VAR108 (VAR40),
.VAR233 (VAR4),
.VAR207 (VAR90),
.VAR147 (VAR110),
.VAR82 (VAR179),
.VAR3 (VAR183),
.VAR18 (VAR18),
.VAR241 (VAR241),
.VAR56 (VAR56),
.VAR195 (VAR195),
.VAR213 (VAR213),
.clk (clk),
.VAR32 (VAR32),
.VAR52 (VAR52),
.VAR234 (VAR234)
);
VAR231 VAR87 (
.VAR140 (VAR70),
.VAR163 (VAR75),
.VAR23 (VAR201),
.VAR13 (VAR228),
.VAR104 (VAR239),
.VAR14 (VAR12),
.VAR95 (VAR146),
.VAR108 (VAR142),
.VAR233 (VAR208),
.VAR207 (VAR48),
.VAR147 (VAR33),
.VAR82 (VAR44),
.VAR3 (VAR34),
.VAR18 (VAR18),
.VAR241 (VAR241),
.VAR56 (VAR56),
.VAR195 (VAR195),
.VAR213 (VAR213),
.clk (clk),
.VAR32 (VAR32),
.VAR52 (VAR52),
.VAR234 (VAR234)
);
VAR182 VAR141 (
.VAR192 (VAR53[3:0]),
.VAR120 (VAR254),
.VAR174 (VAR101),
.VAR226 (VAR145[3:0]),
.VAR232 ({VAR93[1:0], VAR28[5:0], VAR16[1:0]}),
.VAR132 (),
.VAR106 (),
.VAR168 (VAR168),
.VAR39 (VAR248),
.VAR151 (VAR26),
.VAR149 (VAR109),
.VAR166 (VAR134),
.VAR244 (VAR57),
.VAR154 (VAR145[3:0]),
.clk (clk),
.VAR32 (VAR32)
);
VAR17 VAR50 (
.VAR167 (VAR167),
.VAR190 (VAR190),
.VAR148 (VAR148),
.VAR131 (VAR131),
.VAR194 (VAR194),
.VAR71 (VAR71),
.VAR125 (VAR125),
.VAR19 (VAR19),
.VAR99 (VAR99),
.VAR165 (VAR165),
.VAR124 (VAR124),
.VAR61 (VAR61),
.VAR110 (VAR110),
.VAR90 (VAR90),
.VAR41 (VAR41),
.VAR239 (VAR239),
.VAR228 (VAR228),
.VAR33 (VAR33),
.VAR48 (VAR48),
.VAR146 (VAR146),
.VAR139 (VAR51),
.VAR69 (VAR112),
.VAR258 (VAR21),
.VAR211 (VAR27),
.VAR102 (VAR225),
.VAR212 (VAR128),
.VAR155 (),
.VAR89 (VAR89),
.VAR224 (VAR224),
.VAR217 (VAR217),
.VAR20 (),
.VAR29 (VAR29),
.VAR86 (VAR86),
.VAR158 (VAR158),
.VAR72 (VAR72),
.VAR230 (VAR230),
.VAR221 (VAR221),
.VAR68 (VAR68),
.VAR242 (VAR242),
.VAR256 (VAR256),
.VAR180 (VAR180),
.VAR79 (VAR79),
.VAR5 (VAR5),
.clk (clk),
.VAR32 (VAR32)
);
VAR218 VAR237 (
.VAR6 (VAR6),
.VAR29 (VAR29),
.VAR63 (VAR63),
.VAR67 (VAR67),
.VAR221 (VAR221),
.VAR171 (VAR171),
.VAR203 (VAR203),
.VAR10 (VAR10),
.VAR118 (VAR118),
.VAR129 (VAR129),
.VAR159 (VAR159),
.VAR199 (VAR199),
.VAR197(VAR197),
.VAR86 (VAR86),
.VAR139 (VAR51),
.VAR186 (VAR158[VAR153]),
.VAR55 (VAR55),
.VAR123 (VAR123),
.VAR43 (VAR43),
.VAR8 (VAR8),
.VAR173 (VAR173),
.VAR64 (VAR64),
.clk (clk),
.VAR32 (VAR32)
);
VAR210 VAR84 (
.VAR159 (VAR159),
.VAR63 (VAR63),
.VAR129 (VAR129),
.VAR67 (VAR67),
.VAR72 (VAR72),
.VAR158 (VAR158),
.VAR230 (VAR230),
.VAR68 (VAR68),
.VAR242 (VAR242),
.VAR256 (VAR256),
.VAR135 (VAR135),
.VAR240 (VAR240),
.VAR179 (VAR179),
.VAR44 (VAR44),
.VAR45 (VAR65),
.VAR117 (VAR162),
.VAR176 (VAR202),
.VAR222 (VAR222),
.VAR193 (VAR193),
.VAR184 (VAR184),
.VAR66 (VAR66),
.VAR30 (VAR30),
.VAR127 (VAR127),
.VAR168 (VAR168),
.VAR161 (VAR161),
.VAR74 (VAR74),
.clk (clk),
.VAR32 (VAR32)
);
VAR160 VAR77 (
.VAR161 (VAR161),
.VAR74 (VAR74),
.VAR236 (VAR236),
.VAR194 (VAR194),
.VAR42 (VAR42),
.VAR81 (VAR81),
.VAR131 (VAR131),
.VAR143 (VAR143),
.VAR165 (VAR165),
.VAR103 (VAR103),
.VAR107 (VAR107),
.VAR99 (VAR99),
.VAR92 (VAR92),
.VAR41 (VAR41),
.VAR40 (VAR40),
.VAR4 (VAR4),
.VAR90 (VAR90),
.VAR12 (VAR12),
.VAR146 (VAR146),
.VAR142 (VAR142),
.VAR208 (VAR208),
.VAR48 (VAR48),
.VAR46 (VAR46),
.VAR105 (VAR105),
.VAR35 (VAR35),
.VAR178 (VAR178),
.VAR76 (VAR76),
.VAR250 (VAR250),
.VAR26 ({ 2'b00, VAR26 }),
.VAR136 (VAR136),
.VAR150 (VAR150),
.VAR121 (VAR121),
.VAR204 (VAR204),
.VAR209 (VAR209), .VAR220 (VAR248[VAR243-1:VAR238]),
.VAR190 (VAR190[3:0]),
.VAR125 (VAR125[3:0]),
.VAR61 (VAR61[3:0]),
.VAR228 (VAR228[3:0]),
.VAR25 (VAR25[4:0]),
.VAR227 (VAR227[4:0]),
.clk (clk)
);
VAR170 VAR152 (
.VAR73 (VAR138),
.VAR216 (VAR9),
.VAR137 (VAR164),
.VAR177 (VAR114),
.VAR242 (VAR242),
.VAR256 (VAR256),
.VAR68 (VAR68),
.VAR133 (VAR133),
.VAR100 (VAR100),
.VAR60 (VAR60),
.VAR80 (VAR80),
.VAR22 (VAR22),
.clk (clk),
.VAR32 (VAR32)
);
VAR187 VAR88 (
.VAR58 (VAR58),
.VAR188 (VAR115),
.VAR260 (VAR15),
.VAR122 (1'b0),
.VAR223 (1'b0),
.VAR7 (VAR246),
.VAR54 ({ VAR126, VAR31, VAR78, VAR235 }),
.VAR85(VAR85),
.VAR138 (VAR138),
.VAR119 (VAR119),
.VAR9 (VAR9),
.VAR255 (VAR255),
.clk (clk),
.VAR32 (VAR32),
.VAR195 (VAR195),
.VAR213 (VAR213),
.VAR52 (VAR52)
);
VAR111 VAR259 (
.VAR214 (VAR214),
.VAR175 (VAR175),
.VAR168 (VAR168),
.VAR26 (VAR26),
.VAR109 (VAR109),
.VAR134 (VAR134),
.VAR11 (VAR245),
.VAR24 (VAR24),
.VAR49 (VAR49),
.VAR145 (VAR145),
.VAR57 (VAR57),
.VAR83 (VAR83),
.VAR94 (VAR249),
.VAR38 (VAR171),
.VAR47 (VAR203),
.VAR144 (VAR10),
.VAR73 (VAR138),
.VAR216 (VAR9),
.VAR137 (VAR164),
.VAR177 (VAR114),
.VAR185 (VAR185),
.VAR251 (VAR251),
.VAR198(VAR198),
.VAR157(VAR157),
.VAR169(VAR169),
.VAR196(VAR196),
.VAR116 (VAR116),
.VAR189 (VAR189),
.VAR229 (VAR37),
.VAR252 (VAR2),
.VAR30 (VAR30),
.VAR127 (VAR127),
.VAR204 (VAR204),
.VAR181 (VAR181),
.VAR96(VAR96),
.clk (clk),
.VAR32 (VAR32)
);
endmodule
|
gpl-2.0
|
trivoldus28/pulsarch-verilog
|
design/sys/iop/iobdg/c2i/rtl/c2i_fdp.v
| 15,412 |
module MODULE1 (
VAR79, VAR87, VAR39, VAR12,
VAR19, VAR97, VAR50,
VAR45, VAR104, VAR29,
VAR94, VAR28, VAR102,
VAR37, VAR52,
VAR51, VAR72, VAR5, VAR69, VAR77,
VAR73, VAR8,
VAR75, VAR66,
VAR82, VAR99, VAR41,
VAR81, VAR101,
VAR103, VAR111, VAR6,
VAR62, VAR93, VAR40,
VAR23, VAR31, VAR4,
VAR63
);
input VAR51;
input VAR72;
input VAR5;
input [VAR91-1:0] VAR69;
output VAR79;
output [VAR48-VAR59:0] VAR87;
output [VAR36-VAR2:0] VAR39;
output [VAR42-VAR89:0] VAR12;
input VAR77;
input VAR73;
input VAR8;
input VAR75;
input VAR66;
input VAR82;
input VAR99;
input VAR41;
input VAR81;
input [VAR35-1:0] VAR101;
wire [VAR110-1:0] VAR67;
output [159:0] VAR19;
assign VAR19 = {{(160-VAR110){1'b0}},VAR67};
input [VAR105-1:0] VAR103;
input [VAR105-1:0] VAR111;
input [VAR56-1:0] VAR6;
input [63:0] VAR62;
output [63:0] VAR97;
wire [VAR105-1:0] VAR68;
wire [VAR105-1:0] VAR78;
wire [VAR105-1:0] VAR98;
wire [VAR105-1:0] VAR54;
output [64:0] VAR50;
input [64:0] VAR93;
output [64:0] VAR45;
input [64:0] VAR40;
output [64:0] VAR104;
input [64:0] VAR23;
output [64:0] VAR29;
input [64:0] VAR31;
assign VAR50 = {{(65-VAR105){1'b0}},VAR68};
assign VAR45 = {{(65-VAR105){1'b0}},VAR68};
assign VAR78 = VAR101[VAR35-1] ?
VAR40[VAR105-1:0] :
VAR93[VAR105-1:0];
assign VAR104 = {{(65-VAR105){1'b0}},VAR98};
assign VAR29 = {{(65-VAR105){1'b0}},VAR98};
assign VAR54 = VAR101[VAR35-1] ?
VAR31[VAR105-1:0] :
VAR23[VAR105-1:0];
output [VAR56-1:0] VAR94;
input [VAR56-1:0] VAR4;
output VAR28;
output VAR102;
input VAR63;
wire [VAR91-1:0] VAR70;
output [64:0] VAR37;
output [64:0] VAR52;
assign VAR37 = {1'b0,VAR70[63:0]};
assign VAR52 = {{(129-VAR91){1'b0}},VAR70[VAR91-1:64]};
wire [VAR91-1:0] VAR20;
wire [VAR105-1:0] VAR10;
wire [VAR105-1:0] VAR26;
wire [VAR56-1:0] VAR85;
wire [63:0] VAR80;
wire [VAR105-1:0] VAR106;
wire [VAR105-1:0] VAR44;
wire [VAR56-1:0] VAR53;
wire [VAR105-1:0] VAR27;
wire [VAR105-1:0] VAR100;
wire [VAR56-1:0] VAR96;
wire [63:0] VAR83;
wire [63:0] VAR90;
wire [VAR13-1:0] VAR7;
wire [VAR13-1:0] VAR58;
wire [VAR109-1:0] VAR3;
wire [VAR109-1:0] VAR55;
wire [VAR9-VAR32:0] VAR16;
wire [VAR9-VAR32:0] VAR64;
wire VAR112;
wire VAR108;
wire [VAR74-1:0] VAR17;
wire [63:0] VAR21;
VAR30 #(VAR91) VAR61 (.din(VAR69),
.clk(VAR51),
.VAR95(VAR20));
assign VAR70 = VAR20;
assign VAR79 = VAR20[VAR47];
assign VAR87 = VAR20[VAR48:VAR59];
assign VAR39 = VAR20[VAR36:VAR2];
assign VAR12 = VAR20[VAR42:VAR89];
VAR65 #(VAR105) VAR60 (.din(VAR103),
.en(VAR5),
.clk(VAR51),
.VAR95(VAR10));
VAR65 #(VAR105) VAR107 (.din(VAR111),
.en(VAR5),
.clk(VAR51),
.VAR95(VAR26));
VAR65 #(VAR56) VAR15 (.din(VAR6),
.en(VAR5),
.clk(VAR51),
.VAR95(VAR85));
VAR65 #(64) VAR25 (.din(VAR62),
.en(VAR5),
.clk(VAR51),
.VAR95(VAR80));
assign VAR68 = VAR77 ? VAR10 :
VAR80;
VAR30 #(VAR105) VAR1 (.din(VAR68),
.clk(VAR51),
.VAR95(VAR106));
assign VAR98 = VAR77 ? VAR26 :
VAR80;
VAR30 #(VAR105) VAR84 (.din(VAR98),
.clk(VAR51),
.VAR95(VAR44));
assign VAR94 = VAR77 ? VAR85 :
VAR80[VAR56-1:0];
VAR30 #(VAR56) VAR33 (.din(VAR94),
.clk(VAR51),
.VAR95(VAR53));
assign VAR28 = VAR77 ? 1'b1 :
VAR80[VAR43];
assign VAR102 = VAR20[VAR43];
assign VAR27 = VAR73 ? VAR106 :
VAR78;
assign VAR100 = VAR73 ? VAR44 :
VAR54;
assign VAR96 = VAR73 ? VAR53 :
VAR4;
assign VAR83 = ({64{VAR8}} & VAR27) |
({64{VAR75}} & VAR100) |
({64{VAR66}} & {58'b0,VAR63,VAR96});
VAR65 #(64) VAR57 (.din(VAR83),
.en(VAR82),
.clk(VAR51),
.VAR95(VAR90));
VAR30 #(VAR13) VAR34 (.din(VAR20[VAR42:VAR88]),
.clk(VAR51),
.VAR95(VAR7));
VAR30 #(VAR13) VAR22 (.din(VAR7),
.clk(VAR51),
.VAR95(VAR58));
VAR30 #(VAR109) VAR71 (.din(VAR20[VAR11:VAR89]),
.clk(VAR51),
.VAR95(VAR3));
VAR30 #(VAR109) VAR76 (.din(VAR3),
.clk(VAR51),
.VAR95(VAR55));
VAR30 #(VAR9-VAR32+1) VAR18 (.din(VAR20[VAR9:VAR32]),
.clk(VAR51),
.VAR95(VAR16));
VAR30 #(VAR9-VAR32+1) VAR49 (.din(VAR16),
.clk(VAR51),
.VAR95(VAR64));
VAR30 #(1) VAR24 (.din(VAR20[109]),
.clk(VAR51),
.VAR95(VAR112));
VAR30 #(1) VAR38 (.din(VAR112),
.clk(VAR51),
.VAR95(VAR108));
assign VAR17 = 1'b1 << VAR58;
assign VAR67 = VAR41 ?
{VAR17, 1'b1, VAR92, 1'b0,VAR81,1'b0, 1'b1, VAR55, 3'b0, 3'b0, VAR90, VAR90} : {VAR17, 1'b1, VAR46, 3'b0, 1'b1, VAR55, 2'b0, VAR64, 1'b0, 1'b0, 2'b0, VAR108, 4'b0, VAR58, 118'b0};
VAR65 #(64) VAR86 (.din(VAR83),
.en(VAR99),
.clk(VAR51),
.VAR95(VAR21));
VAR65 #(64) VAR14 (.din(VAR21),
.en(VAR72),
.clk(VAR51),
.VAR95(VAR97));
endmodule
|
gpl-2.0
|
vad-rulezz/megabot
|
minsoc/rtl/verilog/ethmac/rtl/verilog/eth_crc.v
| 7,096 |
module MODULE1 (VAR2, VAR4, VAR5, VAR1, VAR6, VAR3, VAR8);
input VAR2;
input VAR4;
input [3:0] VAR5;
input VAR1;
input VAR6;
output [31:0] VAR3;
output VAR8;
reg [31:0] VAR3;
wire [31:0] VAR7;
assign VAR7[0] = VAR1 & (VAR5[0] ^ VAR3[28]);
assign VAR7[1] = VAR1 & (VAR5[1] ^ VAR5[0] ^ VAR3[28] ^ VAR3[29]);
assign VAR7[2] = VAR1 & (VAR5[2] ^ VAR5[1] ^ VAR5[0] ^ VAR3[28] ^ VAR3[29] ^ VAR3[30]);
assign VAR7[3] = VAR1 & (VAR5[3] ^ VAR5[2] ^ VAR5[1] ^ VAR3[29] ^ VAR3[30] ^ VAR3[31]);
assign VAR7[4] = (VAR1 & (VAR5[3] ^ VAR5[2] ^ VAR5[0] ^ VAR3[28] ^ VAR3[30] ^ VAR3[31])) ^ VAR3[0];
assign VAR7[5] = (VAR1 & (VAR5[3] ^ VAR5[1] ^ VAR5[0] ^ VAR3[28] ^ VAR3[29] ^ VAR3[31])) ^ VAR3[1];
assign VAR7[6] = (VAR1 & (VAR5[2] ^ VAR5[1] ^ VAR3[29] ^ VAR3[30])) ^ VAR3[ 2];
assign VAR7[7] = (VAR1 & (VAR5[3] ^ VAR5[2] ^ VAR5[0] ^ VAR3[28] ^ VAR3[30] ^ VAR3[31])) ^ VAR3[3];
assign VAR7[8] = (VAR1 & (VAR5[3] ^ VAR5[1] ^ VAR5[0] ^ VAR3[28] ^ VAR3[29] ^ VAR3[31])) ^ VAR3[4];
assign VAR7[9] = (VAR1 & (VAR5[2] ^ VAR5[1] ^ VAR3[29] ^ VAR3[30])) ^ VAR3[5];
assign VAR7[10] = (VAR1 & (VAR5[3] ^ VAR5[2] ^ VAR5[0] ^ VAR3[28] ^ VAR3[30] ^ VAR3[31])) ^ VAR3[6];
assign VAR7[11] = (VAR1 & (VAR5[3] ^ VAR5[1] ^ VAR5[0] ^ VAR3[28] ^ VAR3[29] ^ VAR3[31])) ^ VAR3[7];
assign VAR7[12] = (VAR1 & (VAR5[2] ^ VAR5[1] ^ VAR5[0] ^ VAR3[28] ^ VAR3[29] ^ VAR3[30])) ^ VAR3[8];
assign VAR7[13] = (VAR1 & (VAR5[3] ^ VAR5[2] ^ VAR5[1] ^ VAR3[29] ^ VAR3[30] ^ VAR3[31])) ^ VAR3[9];
assign VAR7[14] = (VAR1 & (VAR5[3] ^ VAR5[2] ^ VAR3[30] ^ VAR3[31])) ^ VAR3[10];
assign VAR7[15] = (VAR1 & (VAR5[3] ^ VAR3[31])) ^ VAR3[11];
assign VAR7[16] = (VAR1 & (VAR5[0] ^ VAR3[28])) ^ VAR3[12];
assign VAR7[17] = (VAR1 & (VAR5[1] ^ VAR3[29])) ^ VAR3[13];
assign VAR7[18] = (VAR1 & (VAR5[2] ^ VAR3[30])) ^ VAR3[14];
assign VAR7[19] = (VAR1 & (VAR5[3] ^ VAR3[31])) ^ VAR3[15];
assign VAR7[20] = VAR3[16];
assign VAR7[21] = VAR3[17];
assign VAR7[22] = (VAR1 & (VAR5[0] ^ VAR3[28])) ^ VAR3[18];
assign VAR7[23] = (VAR1 & (VAR5[1] ^ VAR5[0] ^ VAR3[29] ^ VAR3[28])) ^ VAR3[19];
assign VAR7[24] = (VAR1 & (VAR5[2] ^ VAR5[1] ^ VAR3[30] ^ VAR3[29])) ^ VAR3[20];
assign VAR7[25] = (VAR1 & (VAR5[3] ^ VAR5[2] ^ VAR3[31] ^ VAR3[30])) ^ VAR3[21];
assign VAR7[26] = (VAR1 & (VAR5[3] ^ VAR5[0] ^ VAR3[31] ^ VAR3[28])) ^ VAR3[22];
assign VAR7[27] = (VAR1 & (VAR5[1] ^ VAR3[29])) ^ VAR3[23];
assign VAR7[28] = (VAR1 & (VAR5[2] ^ VAR3[30])) ^ VAR3[24];
assign VAR7[29] = (VAR1 & (VAR5[3] ^ VAR3[31])) ^ VAR3[25];
assign VAR7[30] = VAR3[26];
assign VAR7[31] = VAR3[27];
always @ (posedge VAR2 or posedge VAR4)
begin
if (VAR4)
VAR3 <= 32'hffffffff;
end
else
if(VAR6)
VAR3 <= 32'hffffffff;
else
VAR3 <= VAR7;
end
assign VAR8 = VAR3[31:0] != 32'hc704dd7b;
endmodule
|
gpl-2.0
|
CospanDesign/nysa-verilog
|
verilog/generic/adapter_dpb_ppfifo.v
| 7,896 |
module MODULE1 #(
parameter VAR46 = 9,
parameter VAR47 = 32
)(
input clk,
input rst,
input VAR24,
input VAR42,
input VAR12,
output reg [31:0] VAR3,
output VAR45,
input VAR44,
input [VAR46 - 1: 0] VAR56,
input [VAR47 - 1: 0] VAR33,
output [VAR47 - 1: 0] VAR9,
output VAR54,
input VAR28,
input [1:0] VAR60,
output reg [1:0] VAR20,
input [23:0] VAR17,
output reg VAR8,
output [VAR47 - 1:0] VAR48,
input VAR11,
output reg VAR19,
input [23:0] VAR27,
input [VAR47 - 1:0] VAR49,
output reg VAR37
);
localparam VAR52 = (2 ** VAR46);
localparam VAR31 = 0;
localparam VAR30 = 1;
localparam VAR59 = 2;
localparam VAR40 = 3;
wire VAR18;
wire VAR51;
wire VAR5;
reg [3:0] state;
reg [23:0] VAR35;
reg VAR25;
reg [VAR46 - 1: 0] VAR61;
reg [3:0] VAR2;
reg [23:0] VAR41;
VAR13 VAR57 (
.rst (rst ),
.VAR32 (VAR24 ),
.VAR26 (VAR28 ),
.VAR43 (VAR18 )
);
VAR53 VAR10 (
.rst (rst ),
.VAR34 (clk ),
.VAR1 (VAR42 ),
.VAR26 (VAR28 ),
.VAR58 (VAR51 )
);
VAR53 VAR36 (
.rst (rst ),
.VAR34 (clk ),
.VAR1 (VAR12 ),
.VAR26 (VAR28 ),
.VAR58 (VAR5 )
);
VAR22 #(
.VAR47 (VAR47 ),
.VAR29 (VAR46 )
) VAR21 (
.VAR15 (clk ),
.VAR50 (VAR44 ),
.VAR16 (VAR56 ),
.VAR38 (VAR9 ),
.VAR4 (VAR33 ),
.VAR14 (VAR28 ),
.VAR6 (VAR25 ),
.VAR7 (VAR61 ),
.VAR23 (VAR49 ),
.VAR55 (VAR48 )
);
assign VAR45 = (state == VAR31);
assign VAR54 = ((VAR41 == VAR56) && (VAR2 == VAR39));
always @ (posedge clk) begin
if (rst) begin
VAR2 <= VAR39;
VAR41 <= 0;
end
else begin
if (VAR41 != VAR56) begin
VAR2 <= 0;
VAR41 <= VAR56;
end
else begin
if (VAR2 < VAR39) begin
VAR2 <= VAR2 + 1;
end
end
end
end
always @ (posedge VAR28) begin
VAR37 <= 0;
VAR8 <= 0;
VAR25 <= 0;
if (rst || VAR5) begin
VAR20 <= 0;
VAR19 <= 0;
VAR3 <= 0;
VAR35 <= 0;
VAR61 <= 0;
state <= VAR31;
end
else begin
case (state)
VAR31: begin
VAR19 <= 0;
VAR20 <= 0;
VAR61 <= 0;
VAR35 <= 0;
if (VAR51) begin
state <= VAR30;
end
else if (VAR18) begin
if (VAR11) begin
VAR19 <= 1;
state <= VAR40;
end
end
end
VAR30: begin
if ((VAR60 > 0) && (VAR20 == 0)) begin
if (VAR60[0]) begin
VAR20[0] <= 1;
end
else begin
VAR20[1] <= 1;
end
state <= VAR59;
end
end
VAR59: begin
if (VAR35 < VAR17) begin
VAR61 <= VAR61 + 1;
VAR8 <= 1;
VAR35 <= VAR35 + 1;
end
else begin
VAR20 <= 0;
state <= VAR31;
end
end
VAR40: begin
VAR25 <= 1;
if (VAR25) begin
if (VAR35 < VAR27) begin
VAR37 <= 1;
VAR35 <= VAR35 + 1;
VAR3 <= VAR3 + 1;
end
else begin
VAR19 <= 0;
state <= VAR31;
VAR25 <= 0;
end
end
if (VAR37) begin
VAR61 <= VAR61 + 1;
end
end
default: begin
state <= VAR31;
end
endcase
end
end
endmodule
|
mit
|
fbalakirev/red-pitaya-notes
|
cores/axi_axis_reader_v1_0/axi_axis_reader.v
| 3,109 |
module MODULE1 #
(
parameter integer VAR12 = 32,
parameter integer VAR14 = 16
)
(
input wire VAR18,
input wire VAR19,
input wire [VAR14-1:0] VAR16, input wire VAR6, output wire VAR3, input wire [VAR12-1:0] VAR29, input wire VAR15, output wire VAR28, output wire [1:0] VAR13, output wire VAR17, input wire VAR26, input wire [VAR14-1:0] VAR7, input wire VAR23, output wire VAR31, output wire [VAR12-1:0] VAR24, output wire [1:0] VAR10, output wire VAR22, input wire VAR5,
output wire VAR20,
input wire [VAR12-1:0] VAR30,
input wire VAR21
);
reg VAR25, VAR9;
reg [VAR12-1:0] VAR8, VAR27;
reg VAR1, VAR4;
wire VAR11, VAR2;
always @(posedge VAR18)
begin
if(~VAR19)
begin
VAR25 <= 1'b1;
VAR8 <= {(VAR12){1'b0}};
VAR1 <= 1'b0;
end
else
begin
VAR25 <= VAR9;
VAR8 <= VAR27;
VAR1 <= VAR4;
end
end
assign VAR11 = ~VAR25 | VAR23;
assign VAR2 = ~VAR1 | VAR5;
always @*
begin
VAR9 = ~VAR11 | VAR2;
VAR27 = VAR8;
VAR4 = ~VAR2 | VAR11;
if(VAR11 & VAR2)
begin
VAR27 = VAR21 ? VAR30 : {(VAR12){1'b0}};
end
end
assign VAR3 = 1'b0;
assign VAR28 = 1'b0;
assign VAR13 = 2'd0;
assign VAR17 = 1'b0;
assign VAR31 = VAR25;
assign VAR24 = VAR8;
assign VAR10 = 2'd0;
assign VAR22 = VAR1;
assign VAR20 = VAR11 & VAR2;
endmodule
|
mit
|
csturton/wirepatch
|
system/hardware/cores/ethmac/xilinx_dist_ram_16x32.v
| 7,413 |
module MODULE1
(
VAR4,
VAR40,
VAR25,
VAR54,
VAR41,
VAR13
);
output [31:0] VAR4;
input VAR40, VAR13;
input [31:0] VAR25;
input [3:0] VAR41, VAR54;
wire [3:0] VAR53 = VAR41 ;
wire [3:0] VAR19 = VAR54 ;
VAR31 VAR8 (.VAR37(VAR4[0]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[0]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR28 (.VAR37(VAR4[1]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[1]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR20 (.VAR37(VAR4[2]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[2]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR52 (.VAR37(VAR4[3]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[3]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR43 (.VAR37(VAR4[4]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[4]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR5 (.VAR37(VAR4[5]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[5]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR26 (.VAR37(VAR4[6]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[6]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR11 (.VAR37(VAR4[7]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[7]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR47 (.VAR37(VAR4[8]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[8]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR15 (.VAR37(VAR4[9]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[9]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR7 (.VAR37(VAR4[10]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[10]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR46 (.VAR37(VAR4[11]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[11]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR6 (.VAR37(VAR4[12]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[12]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR50 (.VAR37(VAR4[13]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[13]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR30 (.VAR37(VAR4[14]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[14]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR12 (.VAR37(VAR4[15]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[15]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR35 (.VAR37(VAR4[16]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[16]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR16 (.VAR37(VAR4[17]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[17]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR38 (.VAR37(VAR4[18]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[18]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR33 (.VAR37(VAR4[19]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[19]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR32 (.VAR37(VAR4[20]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[20]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR14 (.VAR37(VAR4[21]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[21]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR48 (.VAR37(VAR4[22]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[22]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR49 (.VAR37(VAR4[23]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[23]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR2 (.VAR37(VAR4[24]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[24]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR1 (.VAR37(VAR4[25]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[25]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR34 (.VAR37(VAR4[26]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[26]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR23 (.VAR37(VAR4[27]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[27]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR17 (.VAR37(VAR4[28]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[28]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR29 (.VAR37(VAR4[29]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[29]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR27 (.VAR37(VAR4[30]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[30]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
VAR31 VAR24 (.VAR37(VAR4[31]), .VAR45(), .VAR36(VAR53[0]), .VAR21(VAR53[1]), .VAR44(VAR53[2]), .VAR51(VAR53[3]), .VAR3(VAR25[31]), .VAR39(VAR19[0]), .VAR18(VAR19[1]), .VAR9(VAR19[2]), .VAR10(VAR19[3]), .VAR22(VAR13), .VAR42(VAR40));
endmodule
|
mit
|
aquaxis/FPGAMAG18
|
modules/uart_v1/src/fmrv32im_axis_uart.v
| 28,243 |
module MODULE3
parameter VAR178 = 8'd107
)
(
input VAR197,
input VAR149,
input [15:0] VAR23,
input [3:0] VAR172,
input [2:0] VAR39,
input VAR202,
output VAR137,
input [31:0] VAR145,
input [3:0] VAR134,
input VAR50,
output VAR78,
output VAR20,
input VAR43,
output [1:0] VAR168,
input [15:0] VAR58,
input [3:0] VAR130,
input [2:0] VAR177,
input VAR201,
output VAR97,
output [31:0] VAR159,
output [1:0] VAR164,
output VAR17,
input VAR184,
output VAR158,
input VAR87,
output VAR51,
input [31:0] VAR69,
output [31:0] VAR183,
output [31:0] VAR175
);
wire VAR40;
wire VAR64;
wire VAR150;
wire VAR1;
wire [15:0] VAR92;
wire [3:0] VAR68;
wire [31:0] VAR167;
wire [31:0] VAR98;
MODULE4 MODULE4
(
.VAR191 ( VAR197 ),
.VAR2 ( VAR149 ),
.VAR23 ( VAR23 ),
.VAR172 ( VAR172 ),
.VAR39 ( VAR39 ),
.VAR202 ( VAR202 ),
.VAR137 ( VAR137 ),
.VAR145 ( VAR145 ),
.VAR134 ( VAR134 ),
.VAR50 ( VAR50 ),
.VAR78 ( VAR78 ),
.VAR20 ( VAR20 ),
.VAR43 ( VAR43 ),
.VAR168 ( VAR168 ),
.VAR58 ( VAR58 ),
.VAR130 ( VAR130 ),
.VAR177 ( VAR177 ),
.VAR201 ( VAR201 ),
.VAR97 ( VAR97 ),
.VAR159 ( VAR159 ),
.VAR164 ( VAR164 ),
.VAR17 ( VAR17 ),
.VAR184 ( VAR184 ),
.VAR77 ( VAR40 ),
.VAR128 ( VAR64 ),
.VAR193 ( VAR150 ),
.VAR38 ( VAR1 ),
.VAR133 ( VAR92 ),
.VAR91 ( VAR68 ),
.VAR27 ( VAR167 ),
.VAR126 ( VAR98 )
);
wire VAR101;
wire [7:0] VAR169;
wire VAR146;
wire VAR108;
wire VAR6;
wire VAR73;
wire [7:0] VAR156;
wire VAR135;
wire VAR204;
MODULE8 MODULE1
(
.VAR197 ( VAR197 ),
.VAR149 ( VAR149 ),
.VAR128 ( VAR64 ),
.VAR193 ( VAR150 ),
.VAR38 ( VAR1 ),
.VAR133 ( VAR92[15:0] ),
.VAR91 ( VAR68[3:0] ),
.VAR27 ( VAR167[31:0] ),
.VAR126 ( VAR98[31:0] ),
.VAR118 ( VAR101 ),
.VAR112 ( VAR169 ),
.VAR62 ( VAR146 ),
.VAR102 ( VAR108 ),
.VAR86 ( VAR6 ),
.VAR13 ( VAR73 ),
.VAR186 ( VAR156 ),
.VAR157 ( VAR135 ),
.VAR144 ( VAR204 ),
.VAR158 ( VAR158 ),
.VAR69 ( VAR69 ),
.VAR183 ( VAR183 ),
.VAR175 ( VAR175 )
);
MODULE9
.VAR178(VAR178)
)
VAR171
(
.VAR198 ( VAR197 ),
.clk ( VAR149 ),
.VAR30 ( VAR149 ),
.VAR136 ( VAR51 ),
.VAR174 ( VAR87 ),
.write ( VAR101 ),
.VAR11 ( VAR169 ),
.VAR138 ( VAR146 ),
.VAR88 ( VAR108 ),
.VAR56 ( VAR6 ),
.read ( VAR73 ),
.VAR111 ( VAR156 ),
.VAR31 ( VAR135 ),
.VAR36 ( VAR204 )
);
endmodule
module MODULE4
(
input VAR191,
input VAR2,
input [15:0] VAR23,
input [3:0] VAR172,
input [2:0] VAR39,
input VAR202,
output VAR137,
input [31:0] VAR145,
input [3:0] VAR134,
input VAR50,
output VAR78,
output VAR20,
input VAR43,
output [1:0] VAR168,
input [15:0] VAR58,
input [3:0] VAR130,
input [2:0] VAR177,
input VAR201,
output VAR97,
output [31:0] VAR159,
output [1:0] VAR164,
output VAR17,
input VAR184,
output VAR77,
output VAR128,
output VAR193,
input VAR38,
output [31:0] VAR133,
output [3:0] VAR91,
output [31:0] VAR27,
input [31:0] VAR126
);
localparam VAR3 = 2'd0;
localparam VAR79 = 2'd1;
localparam VAR147 = 2'd2;
localparam VAR162 = 2'd3;
reg [1:0] state;
reg VAR10;
reg [15:0] VAR109;
reg [31:0] VAR188;
reg [3:0] VAR14;
always @( posedge VAR2 or negedge VAR191 ) begin
if( !VAR191 ) begin
state <= VAR3;
VAR10 <= 1'b0;
VAR109 <= 16'd0;
VAR188 <= 32'd0;
VAR14 <= 4'd0;
end else begin
case( state )
VAR3: begin
if( VAR202 ) begin
VAR10 <= 1'b0;
VAR109 <= VAR23;
state <= VAR79;
end else if( VAR201 ) begin
VAR10 <= 1'b1;
VAR109 <= VAR58;
state <= VAR162;
end
end
VAR79: begin
if( VAR50 ) begin
state <= VAR147;
VAR188 <= VAR145;
VAR14 <= VAR134;
end
end
VAR147: begin
if( VAR38 & VAR43 ) begin
state <= VAR3;
end
end
VAR162: begin
if( VAR38 & VAR184 ) begin
state <= VAR3;
end
end
default: begin
state <= VAR3;
end
endcase
end
end
assign VAR77 = VAR2;
assign VAR128 = (( state == VAR147 )?1'b1:1'b0) | (( state == VAR162 )?1'b1:1'b0) | 1'b0;
assign VAR193 = VAR10;
assign VAR133 = VAR109;
assign VAR91 = VAR14;
assign VAR27 = VAR188;
assign VAR137 = ( state == VAR79 || state == VAR3 )?1'b1:1'b0;
assign VAR78 = ( state == VAR79 || state == VAR3 )?1'b1:1'b0;
assign VAR20 = ( state == VAR147 )?VAR38:1'b0;
assign VAR168 = 2'b00;
assign VAR97 = ( state == VAR162 || state == VAR3 )?1'b1:1'b0;
assign VAR17 = ( state == VAR162 )?VAR38:1'b0;
assign VAR164 = 2'b00;
assign VAR159 = ( state == VAR162 )?VAR126:32'd0;
endmodule
module MODULE8
(
input VAR197,
input VAR149,
input VAR128,
input VAR193,
output VAR38,
input [15:0] VAR133,
input [3:0] VAR91,
input [31:0] VAR27,
output [31:0] VAR126,
output VAR118,
output [7:0] VAR112,
input VAR62,
input VAR102,
input VAR86,
output VAR13,
input [7:0] VAR186,
input VAR157,
input VAR144,
output VAR158,
input [31:0] VAR69,
output [31:0] VAR183,
output [31:0] VAR175
);
localparam VAR94 = 16'h00;
localparam VAR105 = 16'h04;
localparam VAR142 = 16'h08;
localparam VAR48 = 16'h0C;
localparam VAR41 = 16'h10;
localparam VAR187 = 16'h100;
localparam VAR65 = 16'h104;
localparam VAR206 = 16'h108;
wire VAR71, VAR196, VAR110;
reg VAR140;
reg [31:0] VAR170;
reg VAR182;
assign VAR71 = (VAR128 & ~VAR193)?1'b1:1'b0;
assign VAR196 = (VAR128 & VAR193)?1'b1:1'b0;
assign VAR110 = VAR71;
reg VAR176, VAR89;
reg [31:0] VAR124, VAR155;
always @(posedge VAR149 or negedge VAR197) begin
if(!VAR197) begin
VAR182 <= 1'b0;
VAR89 <= 1'b0;
VAR176 <= 1'b0;
VAR124 <= 32'd0;
VAR155 <= 32'd0;
end else begin
VAR182 <= VAR71;
if(VAR71) begin
case(VAR133[15:0] & 16'hFFFC)
VAR105:
begin
VAR176 <= VAR27[1];
VAR89 <= VAR27[0];
end
VAR187:
begin
VAR124 <= VAR27;
end
VAR206:
begin
VAR155 <= VAR27;
end
default:
begin
end
endcase
end
end
end
reg VAR96;
always @(posedge VAR149 or negedge VAR197) begin
if(!VAR197) begin
VAR140 <= 1'b0;
VAR96 <= 1'b0;
VAR170[31:0] <= 32'd0;
end else begin
VAR140 <= VAR196;
case(VAR133[15:0] & 16'hFFFC)
VAR94: VAR170[31:0] <= {16'd0, 5'd0, VAR86, VAR102, VAR62, 6'd0, VAR144, VAR157};
VAR105: VAR170[31:0] <= {30'd0, VAR176, VAR89};
VAR142: VAR170[31:0] <= 32'd0;
VAR48: VAR170[31:0] <= {24'd0, VAR186};
VAR187: VAR170[31:0] <= VAR124;
VAR65: VAR170[31:0] <= VAR69;
VAR206: VAR170[31:0] <= VAR155;
default: VAR170[31:0] <= 32'd0;
endcase
end
end
assign VAR38 = (VAR110 | VAR140);
assign VAR126[31:0] = VAR170[31:0];
assign VAR118 = VAR71 & ~VAR182 & ((VAR133[7:0] & 8'hFC) == VAR142);
assign VAR112 = VAR27[7:0];
assign VAR13 = VAR196 & ~VAR140 & ((VAR133[7:0] & 8'hFC) == VAR48);
assign VAR158 = (VAR176 & VAR62) | (VAR89 & VAR157);
assign VAR183 = VAR124;
assign VAR175 = VAR155;
endmodule
module MODULE9
parameter VAR178 = 8'd107
)
(
input VAR198,
input clk,
input VAR30,
output VAR136,
input VAR174,
input write,
input [7:0] VAR11,
output VAR138,
output VAR88,
output VAR56,
input read,
output [7:0] VAR111,
output VAR31,
output VAR36
);
wire VAR173;
wire [7:0] VAR12;
wire VAR6, VAR115;
wire VAR8;
wire [7:0] VAR26;
wire VAR119, VAR54;
wire VAR52;
reg VAR57;
reg VAR116, VAR93;
always @(posedge clk or negedge VAR198) begin
if(!VAR198) begin
VAR57 <= 1'b1;
VAR116 <= 1'b0;
VAR93 <= 1'b0;
end else begin
VAR116 <= VAR6;
VAR93 <= VAR116;
if((VAR93 == 1'b0) && (VAR116 == 1'b1)) begin
VAR57 <= 1'b1;
end else if(write == 1'b1) begin
VAR57 <= 1'b0;
end
end
end
assign VAR56 = VAR57;
MODULE1 #
.VAR178(VAR178)
)
VAR42
(
.VAR198 ( VAR198 ),
.clk ( VAR30 ),
.VAR117 ( VAR173 )
);
MODULE6
.VAR19(7), .VAR37(8) )
VAR4
(
.VAR197 ( VAR198 ),
.VAR132 ( clk ),
.VAR120 ( write ),
.VAR45 ( 1'b1 ),
.VAR80 ( VAR11[7:0] ),
.VAR32 ( VAR138 ),
.VAR63 ( VAR88 ),
.VAR192 ( 7'd1 ),
.VAR59 ( VAR173 ),
.VAR24 ( VAR8 ),
.VAR18 ( VAR12[7:0] ),
.VAR165 ( VAR6 ),
.VAR5 ( VAR115 ),
.VAR161 ( 7'd1 )
);
MODULE6
.VAR19(7), .VAR37(8) )
VAR151
(
.VAR197 ( VAR198 ),
.VAR132 ( VAR173 ),
.VAR120 ( VAR52 ),
.VAR45 ( 1'b1 ),
.VAR80 ( VAR26[7:0] ),
.VAR32 ( VAR119 ),
.VAR63 ( VAR54 ),
.VAR192 ( 7'd1 ),
.VAR59 ( clk ),
.VAR24 ( read ),
.VAR18 ( VAR111[7:0] ),
.VAR165 ( VAR31 ),
.VAR5 ( VAR36 ),
.VAR161 ( 7'd1 )
);
MODULE5 MODULE3
(
.VAR198 ( VAR198 ),
.clk ( VAR173 ),
.VAR136 ( VAR136 ),
.valid ( ~VAR6 ),
.VAR8 ( VAR8 ),
.VAR185 ( VAR12[7:0] )
);
MODULE2 MODULE2
(
.VAR198 ( VAR198 ),
.clk ( VAR173 ),
.VAR174 ( VAR174 ),
.valid ( VAR52 ),
.VAR185 ( VAR26[7:0] )
);
endmodule
module MODULE1
parameter VAR178 = 8'd107
)
(
input VAR198,
input clk,
output reg VAR117
);
reg [7:0] VAR194;
always @(posedge clk or negedge VAR198) begin
if(!VAR198) begin
VAR194[7:0] <= 8'd0;
VAR117 <= 1'b0;
end else begin
if(VAR194[7:0] == VAR178) begin
VAR194[7:0] <= 8'd0;
VAR117 <= ~VAR117;
end else begin
VAR194[7:0] <= VAR194[7:0] + 8'd1;
end
end
end
endmodule
module MODULE2
(
input VAR198,
input clk,
input VAR174,
output valid,
output [7:0] VAR185
);
reg [2:0] VAR61;
reg [1:0] VAR67;
reg [2:0] VAR84;
reg [7:0] VAR26;
reg [3:0] state;
localparam VAR3 = 4'd0;
localparam VAR141 = 4'd1;
localparam VAR131 = 4'd2;
localparam VAR33 = 4'd3;
localparam VAR46 = 4'd4;
wire VAR152, VAR34;
always @(posedge clk or negedge VAR198) begin
if(!VAR198) begin
VAR61[2:0] <= 3'd0;
end else begin
VAR61[2:0] <= {VAR61[1:0], VAR174};
end
end
assign VAR152 = (state == VAR3) && (VAR61[2] == 1'b1) && (VAR61[1] == 1'b0);
always @(posedge clk or negedge VAR198) begin
if(!VAR198) begin
VAR67[1:0] <= 2'd0;
end else begin
if(VAR152 == 1'b1) begin
VAR67[1:0] <= 2'd0;
end else begin
VAR67[1:0] <= VAR67[1:0] + 2'd1;
end
end
end
assign VAR34 = (VAR67[1:0] == 2'd0)?1'b1:1'b0;
always @(posedge clk or negedge VAR198) begin
if(!VAR198) begin
state <= VAR3;
VAR84[2:0] <= 3'd0;
VAR26[7:0] <= 8'd0;
end else begin
case(state)
VAR3: begin
if(VAR152 == 1'b1) begin
state <= VAR141;
VAR84[2:0] <= 3'd0;
end
end
VAR141: begin
if(VAR34 == 1'b1) begin
if(VAR61[1] == 1'b0) begin
state <= VAR131;
end else begin
state <= VAR3;
end
end
end
VAR131: begin
if(VAR34 == 1'b1) begin
VAR26[7:0] <= {VAR61[1], VAR26[7:1]};
if(VAR84[2:0] == 3'd7) begin
state <= VAR33;
end else begin
VAR84[2:0] <= VAR84[2:0] + 3'd1;
end
end
end
VAR33: begin
if(VAR34 == 1'b1) begin
if(VAR61[1] == 1'b1) begin
state <= VAR46;
end else begin
state <= VAR3;
end
end
end
VAR46: begin
state <= VAR3;
end
endcase
end
end
assign valid = (state == VAR46)?1'b1:1'b0;
assign VAR185[7:0] = VAR26[7:0];
endmodule
module MODULE5
(
input VAR198,
input clk,
output VAR136,
input valid,
output reg VAR8,
input [7:0] VAR185
);
reg [1:0] VAR67;
reg [2:0] VAR84;
reg [7:0] VAR12;
wire VAR34;
reg [3:0] state;
localparam VAR3 = 4'd0;
localparam VAR141 = 4'd1;
localparam VAR131 = 4'd2;
localparam VAR33 = 4'd3;
localparam VAR46 = 4'd4;
reg VAR47;
always @(posedge clk or negedge VAR198) begin
if(!VAR198) begin
VAR67[1:0] <= 2'd0;
VAR84[2:0] <= 3'd0;
end else begin
if(state != VAR3) begin
VAR67[1:0] <= VAR67[1:0] + 2'd1;
end else begin
VAR67[1:0] <= 2'd0;
end
if(state == VAR131) begin
if(VAR34 == 1'b1) begin
VAR84[2:0] <= VAR84[2:0] + 3'd1;
end
end else begin
VAR84[2:0] <= 3'd0;
end
end
end
assign VAR34 = (VAR67[1:0] == 2'd3)?1'b1:1'b0;
always @(posedge clk or negedge VAR198) begin
if(!VAR198) begin
state <= VAR3;
VAR12[7:0] <= 8'd0;
VAR8 <= 1'b0;
VAR47 <= 1'b1;
end else begin
case(state)
VAR3: begin
if(valid == 1'b1) begin
state <= VAR141;
VAR12[7:0] <= VAR185[7:0];
VAR8 <= 1'b1;
end
end
VAR141: begin
VAR8 <= 1'b0;
VAR47 <= 1'b0;
if(VAR34 == 1'b1) begin
state <= VAR131;
end
end
VAR131: begin
VAR47 <= VAR12[0];
if(VAR34 == 1'b1) begin
VAR12[7:0] <= {1'b0, VAR12[7:1]};
if(VAR84[2:0] == 3'd7) begin
state <= VAR33;
end
end
end
VAR33: begin
VAR47 <= 1'b1;
if(VAR34 == 1'b1) begin
state <= VAR46;
end
end
VAR46: begin
VAR47 <= 1'b1;
if(VAR34 == 1'b1) begin
state <= VAR3;
end
end
endcase
end
end
assign VAR136 = VAR47;
endmodule
module MODULE6
parameter VAR19 = 8,
parameter VAR37 = 32
)
(
input VAR197,
input VAR132,
input VAR120,
input [VAR37 -1:0] VAR80,
input VAR45,
output VAR32,
output VAR63,
input [VAR19 -1:0] VAR192,
input VAR59,
input VAR24,
output [VAR37 -1:0] VAR18,
output VAR165,
output VAR5,
input [VAR19 -1:0] VAR161
);
reg [VAR19 -1:0] VAR114, VAR28, VAR200;
reg VAR121, VAR189;
reg [VAR19 -1:0] VAR107, VAR205, VAR95;
reg VAR181, VAR180;
wire VAR71;
reg VAR190;
reg [VAR19 -1:0] VAR100;
wire VAR90, VAR82;
reg VAR83, VAR129, VAR25;
reg VAR153, VAR15;
wire VAR196;
reg VAR66;
reg [VAR19 -1:0] VAR104;
wire VAR75, VAR148;
reg VAR123, VAR53, VAR60;
reg VAR35, VAR21;
wire VAR199;
reg VAR113, VAR74;
wire VAR106;
reg [VAR37 -1:0] VAR72;
wire [VAR37 -1:0] VAR127;
assign VAR71 = (!VAR121)?(VAR120):1'b0;
always @(posedge VAR132 or negedge VAR197) begin
if(!VAR197) begin
VAR114 <= 0;
end else begin
if(VAR71) VAR114 <= VAR114 + 1;
end
end
wire [VAR19 -1:0] VAR99, VAR143;
assign VAR99 = VAR200;
assign VAR143 = VAR200 -1;
always @(posedge VAR132 or negedge VAR197) begin
if(!VAR197) begin
VAR121 <= 1'b0;
VAR189 <= 1'b0;
end else begin
if(VAR71 & (VAR114 == VAR99)) begin
VAR121 <= 1'b1;
end else if(VAR75 & !(VAR114 == VAR99)) begin
VAR121 <= 1'b0;
end
if(VAR71 & ((VAR114 == VAR99) | (VAR114 == VAR143))) begin
VAR189 <= 1'b1;
end else if(VAR75 & !((VAR114 == VAR99) | (VAR114 == VAR143))) begin
VAR189 <= 1'b0;
end
end
end
always @(posedge VAR132 or negedge VAR197) begin
if(!VAR197) begin
VAR28 <= {VAR19{1'b1}};
VAR200 <= {VAR19{1'b1}};
end else begin
VAR123 <= VAR66;
VAR53 <= VAR123;
VAR60 <= VAR53;
if(VAR75) begin
VAR200 <= VAR104;
VAR21 <= VAR181;
end
end
end
assign VAR75 = VAR53 & ~VAR60;
assign VAR148 = VAR53 & VAR60;
wire [VAR19 -1:0] VAR179;
assign VAR179 = VAR114 -1;
always @(posedge VAR132 or negedge VAR197) begin
if(!VAR197) begin
VAR190 <= 1'b0;
VAR100 <= 0;
end else begin
if(VAR71 & VAR45 & ~VAR82) begin
VAR190 <= 1'b1;
VAR100 <= VAR114;
end else if(VAR82) begin
VAR190 <= 1'b0;
end
end
end
reg VAR160;
always @(posedge VAR59 or negedge VAR197) begin
if(!VAR197) begin
VAR107 <= 0;
end else begin
if(!VAR160 & VAR196) begin
VAR107 <= VAR107 + 1;
end
end
end
wire [VAR19 -1:0] VAR103, VAR166;
assign VAR103 = VAR95;
assign VAR166 = VAR95 -1;
always @(posedge VAR59 or negedge VAR197) begin
if(!VAR197) begin
VAR181 <= 1'b1;
VAR160 <= 1'b1;
VAR180 <= 1'b1;
end else begin
if(VAR196 & (VAR107 == VAR103)) begin
VAR160 <= 1'b1;
end else if(VAR90 & !(VAR107 == VAR103)) begin
VAR160 <= 1'b0;
end
VAR181 <= VAR160;
if(VAR196 & ((VAR107 == VAR103) | (VAR107 == VAR166))) begin
VAR180 <= 1'b1;
end else if(VAR90 & !((VAR107 == VAR103) | (VAR107 == VAR166))) begin
VAR180 <= 1'b0;
end
end
end
always @(posedge VAR59 or negedge VAR197) begin
if(!VAR197) begin
VAR83 <= 1'b0;
VAR129 <= 1'b0;
VAR25 <= 1'b0;
VAR205 <= {VAR19{1'b1}};
VAR95 <= {VAR19{1'b1}};
end else begin
VAR83 <= VAR190;
VAR129 <= VAR83;
VAR25 <= VAR129;
if(VAR90) begin
VAR95 <= VAR100;
VAR15 <= VAR121;
end
end
end
assign VAR90 = ~VAR25 & VAR129;
assign VAR82 = VAR25 & VAR129;
wire [VAR19 -1:0] VAR125;
assign VAR125 = VAR107 -1;
always @(posedge VAR59 or negedge VAR197) begin
if(!VAR197) begin
VAR66 <= 1'b0;
VAR104 <= 0;
end else begin
if(~VAR66 & (VAR104 != VAR125) & ~VAR148) begin
VAR66 <= 1'b1;
VAR104 <= VAR125;
end else if(VAR148) begin
VAR66 <= 1'b0;
end
end
end
reg VAR70;
reg VAR81;
assign VAR199 = VAR70 & ~VAR181 & ~VAR24;
assign VAR196 = VAR199;
always @(posedge VAR59 or negedge VAR197) begin
if(!VAR197) begin
VAR72 <= {VAR37{1'b0}};
VAR113 <= 1'b1;
VAR81 <= 1'b0;
VAR70 <= 1'b1;
end else begin
if(VAR196) begin
VAR72 <= VAR127;
end
if(VAR199) begin
VAR70 <= 1'b0;
end else if(VAR24) begin
VAR70 <= 1'b1;
end
if(VAR24) begin
VAR113 <= 1'b1;
end else begin
VAR113 <= VAR70;
end
VAR81 <= VAR24;
end
end
assign VAR106 = (VAR181 & ~VAR113);
assign VAR32 = VAR121;
assign VAR63 = VAR189;
assign VAR165 = (VAR24)?VAR181:VAR113;
assign VAR5 = (VAR24)?VAR180:VAR106;
assign VAR18 = (VAR113)?VAR127:VAR72;
MODULE7 #(VAR19,VAR37) VAR16(
.VAR203 ( VAR132 ),
.VAR55 ( VAR71 ),
.VAR85 ( VAR114 ),
.VAR195 ( VAR80 ),
.VAR9 ( VAR59 ),
.VAR139 ( VAR107 ),
.VAR44 ( VAR127 )
);
endmodule
module MODULE7
parameter VAR76 = 12,
parameter VAR29 = 32
)
(
input VAR203,
input VAR55,
input [VAR76 -1:0] VAR85,
input [VAR29 -1:0] VAR195,
input VAR9,
input [VAR76 -1:0] VAR139,
output [VAR29 -1:0] VAR44
);
reg [VAR29 -1:0] VAR154 [0:(2**VAR76) -1];
reg [VAR29 -1:0] VAR163;
always @(posedge VAR203) begin
if(VAR55) VAR154[VAR85] <= VAR195;
end
always @(posedge VAR9) begin
VAR163 <= VAR154[VAR139];
end
assign VAR44 = VAR163;
endmodule
|
mit
|
v3best/R7Lite
|
R7Lite_PCIE/fpga_code/r7lite_DMA/ipcore_dir/pcieCore/source/pcieCore_axi_basic_rx.v
| 8,243 |
module MODULE1 #(
parameter VAR21 = 128, parameter VAR34 = "VAR19", parameter VAR6 = "VAR8", parameter VAR1 = "VAR8", parameter VAR18 = 1,
parameter VAR23 = (VAR21 == 128) ? 2 : 1, parameter VAR37 = VAR21 / 8 ) (
output [VAR21-1:0] VAR16, output VAR13, input VAR9, output [VAR37-1:0] VAR2, output VAR20, output [21:0] VAR28,
input [VAR21-1:0] VAR27, input VAR5, input VAR32, input VAR25, output VAR12, input VAR31, input [VAR23-1:0] VAR33, input VAR10, input [6:0] VAR4, input VAR14,
output [2:0] VAR30, input VAR29, input VAR11 );
wire VAR3;
wire VAR36;
wire [VAR37-1:0] VAR35;
wire VAR26;
wire [4:0] VAR7;
VAR17 #(
.VAR21( VAR21 ),
.VAR34( VAR34 ),
.VAR18( VAR18 ),
.VAR23( VAR23 ),
.VAR37( VAR37 )
) VAR24 (
.VAR16( VAR16 ),
.VAR13( VAR13 ),
.VAR9( VAR9 ),
.VAR2( VAR2 ),
.VAR20( VAR20 ),
.VAR28( VAR28 ),
.VAR27( VAR27 ),
.VAR5( VAR5 ),
.VAR32( VAR32 ),
.VAR25( VAR25 ),
.VAR12( VAR12 ),
.VAR31( VAR31 ),
.VAR33( VAR33 ),
.VAR10( VAR10 ),
.VAR4( VAR4 ),
.VAR14( VAR14 ),
.VAR3( VAR3 ),
.VAR36( VAR36 ),
.VAR35( VAR35 ),
.VAR26( VAR26 ),
.VAR7( VAR7 ),
.VAR30( VAR30 ),
.VAR29( VAR29 ),
.VAR11( VAR11 )
);
VAR22 #(
.VAR21( VAR21 ),
.VAR18( VAR18 ),
.VAR37( VAR37 )
) VAR15 (
.VAR16( VAR16 ),
.VAR13( VAR13 ),
.VAR9( VAR9 ),
.VAR20( VAR20 ),
.VAR28( VAR28 ),
.VAR3( VAR3 ),
.VAR36( VAR36 ),
.VAR35( VAR35 ),
.VAR26( VAR26 ),
.VAR7( VAR7 ),
.VAR29( VAR29 ),
.VAR11( VAR11 )
);
endmodule
|
gpl-2.0
|
tnsrb93/G1_RealTimeDCTSteganography
|
src/ips/stream_encoder_ip_prj/stream_encoder_ip_prj.ip_user_files/ipstatic/axi_traffic_gen_v2_0_7/hdl/src/verilog/axi_traffic_gen_v2_0_cmdram.v
| 7,295 |
module MODULE1 #(
parameter VAR27 = "VAR25",
parameter VAR38 = "VAR39",
parameter VAR8 = "VAR39",
parameter VAR32 = "VAR39",
parameter VAR47 = "VAR39"
) (
input reset ,
input VAR22 ,
input VAR4 ,
input [15:0 ] VAR50 ,
input [15:0 ] VAR37 ,
input [15:0 ] VAR45 ,
input [127:0] VAR49 ,
output [127:0] VAR36 ,
input VAR5 ,
input VAR20,
input [15:0 ] VAR11 ,
input [15:0 ] VAR34 ,
output [127:0] VAR40
);
wire [127:0] VAR19, VAR48;
reg [12:0] VAR28, VAR1;
reg [127:0] VAR43, VAR29;
reg [12:0] VAR33;
reg VAR42, VAR16;
wire VAR17 = (VAR45[4] ^ VAR28[4]) ||
(VAR42 && ~VAR16);
wire [12:0] VAR13 = VAR45[12:0] ;
wire [12:0] VAR52 = (VAR4) ? VAR13[12:0] : VAR37[12:0];
wire [127:0] VAR12 = (VAR17 || ~VAR4) ? VAR19[127:0] :
VAR43[127:0];
wire VAR41 = (VAR34[4] ^ VAR1[4]) ||
(VAR42 && ~VAR16);
wire [12:0] VAR14 = VAR34[12:0] ;
wire [12:0] VAR51 = (VAR20) ? VAR11[12:0] :
VAR33[12:0];
wire [12:0] VAR31 = (VAR4) ? VAR14[12:0] : VAR51[12:0];
wire [127:0] VAR10 = (VAR41 || ~VAR4) ? VAR48[127:0] :
VAR29[127:0];
always @(posedge VAR5) begin
VAR42 <= VAR4;
VAR16 <= VAR42;
VAR28[12:0] <= VAR45[12:0];
VAR1[12:0] <= VAR34[12:0];
VAR43[127:0] <= VAR12[127:0];
VAR29[127:0] <= VAR10[127:0];
VAR33[12:0] <= (reset) ? 13'b0 : VAR51[12:0];
end
VAR35 #(
.VAR27 (VAR27 ),
.VAR15(VAR38),
.VAR9 (512 ),
.VAR2 (9 ),
.VAR23 (16 ),
.VAR24 (8 ),
.VAR21 (1 )
)
VAR6 (
.clk (VAR22 ),
.VAR50 (VAR50[15:0] ),
.VAR46 (16'b0 ),
.VAR26(VAR52[12:4] ),
.VAR3(VAR31[12:4] ),
.VAR18 (VAR49[127:0] ),
.VAR7 (128'h0 ),
.VAR44 (VAR19[127:0]),
.VAR30 (VAR48[127:0])
);
assign VAR36[127:0] = VAR19[127:0] ;
assign VAR40[127:0] = VAR48[127:0] ;
endmodule
|
gpl-3.0
|
sam-falvo/remex
|
rtl/queue_8x9.v
| 1,692 |
module MODULE1(
input clk,
input reset,
input VAR6,
input VAR7,
input [7:0] VAR5,
input VAR8,
output VAR16,
output [8:0] VAR14,
output VAR21,
output VAR18,
output [7:0] VAR4, output [2:0] VAR13,
output [2:0] VAR3,
output VAR15
);
reg [8:0] VAR22[0:7];
reg [7:0] VAR20; reg [2:0] VAR9, VAR12; reg VAR1;
assign VAR16 = VAR1;
assign VAR14 = VAR22[VAR9];
assign VAR21 = VAR20[VAR12];
assign VAR18 = ~VAR20[VAR9];
wire VAR23 = (VAR5[1:0] == 2'b01) | (VAR5[1:0] == 2'b10);
wire VAR11 = (VAR6 | (VAR7 & VAR23));
wire VAR19 = (VAR12 == VAR9);
always @(posedge clk) begin
VAR1 <= VAR1;
if(reset) begin
VAR1 <= 0;
end
else if(VAR8) begin
VAR1 <= 1;
end
else if(VAR1) begin
VAR1 <= 0;
end
end
wire VAR17 = (~VAR16 & VAR11 & ~VAR20[VAR12]);
wire VAR2 = (VAR16 & VAR11 & VAR19);
wire VAR10 = VAR17 | VAR2;
wire VAR24 = VAR16 & VAR20[VAR9];
always @(posedge clk) begin
VAR20 <= VAR20;
VAR9 <= VAR9;
VAR12 <= VAR12;
if(reset) begin
VAR20 <= 8'h00;
VAR9 <= 3'd0;
VAR12 <= 3'd0;
end
else begin
if(VAR10) begin
VAR22[VAR12] <= {VAR7, VAR5};
VAR12 <= VAR12 + 1;
end
if(VAR17) begin
VAR20[VAR12] <= 1;
end
if(VAR24) begin
if(~VAR2) begin
VAR20[VAR9] <= 0;
end
VAR9 <= VAR9 + 1;
end
end
end
assign VAR4 = VAR20;
assign VAR13 = VAR9;
assign VAR3 = VAR12;
assign VAR15 = VAR11;
endmodule
|
mpl-2.0
|
gajjanag/6111_Project
|
src/Square.v
| 1,071 |
module MODULE1 #(parameter VAR3 = 27000000) (
input VAR1, reset,
output reg VAR6 = 0);
wire VAR2;
VAR5 #(.VAR3(VAR3)) VAR4 (
.VAR1(VAR1),
.reset(reset),
.VAR7(1'b0),
.VAR2(VAR2)
);
always @ (posedge VAR2) begin
VAR6 <= ~VAR6;
end
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/o31ai/sky130_fd_sc_ms__o31ai.pp.symbol.v
| 1,359 |
module MODULE1 (
input VAR6 ,
input VAR3 ,
input VAR7 ,
input VAR8 ,
output VAR2 ,
input VAR9 ,
input VAR5,
input VAR1,
input VAR4
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/nand3/sky130_fd_sc_ms__nand3.behavioral.pp.v
| 1,819 |
module MODULE1 (
VAR10 ,
VAR6 ,
VAR8 ,
VAR9 ,
VAR7,
VAR4,
VAR3 ,
VAR14
);
output VAR10 ;
input VAR6 ;
input VAR8 ;
input VAR9 ;
input VAR7;
input VAR4;
input VAR3 ;
input VAR14 ;
wire VAR13 ;
wire VAR1;
nand VAR5 (VAR13 , VAR8, VAR6, VAR9 );
VAR2 VAR11 (VAR1, VAR13, VAR7, VAR4);
buf VAR12 (VAR10 , VAR1 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/tapvgnd/sky130_fd_sc_lp__tapvgnd.behavioral.pp.v
| 1,230 |
module MODULE1 (
VAR2,
VAR3,
VAR4 ,
VAR1
);
input VAR2;
input VAR3;
input VAR4 ;
input VAR1 ;
endmodule
|
apache-2.0
|
joaocarlos/udlx-verilog
|
rtl/data_memory_controll/sdram_fsm.v
| 8,483 |
module MODULE1 (
input VAR31,
input VAR11,
input [31:0] VAR20,
input [31:0] addr,
output VAR20
output reg [ 1:0] VAR42,
output reg VAR25,
output reg VAR18,
output reg VAR29,
output reg VAR4,
output reg [11:0] VAR13,
output reg [ 1:0] VAR43,
output reg [ 3:0] VAR48,
input [31:0] VAR1,
output reg [31:0] VAR41,
output reg VAR45
);
parameter VAR5 = 0;
parameter VAR30 = 1;
parameter VAR33 = 2;
parameter VAR37 = 3;
parameter VAR38 = 4;
parameter VAR24 = 5;
parameter VAR36 = 6;
parameter VAR16 = 7;
parameter VAR39 = 8;
parameter VAR10 = 9;
parameter VAR47 = 10;
parameter VAR17 = 11;
always @ (posedge VAR35 or negedge VAR3) begin
if (!VAR3) begin
VAR26 <= VAR5;
VAR46 <= 9'd0;
counter <= 4'b0000;
VAR34 <= 1'b0;
VAR15 <= 1'b0;
VAR12 <= 1'b1;
VAR18 <= 1'b1;
VAR29 <= 1'b1;
VAR4 <= 1'b1;
VAR13 <= 12'd0;
VAR43 <= 2'b00;
VAR48 <= 4'b1111;
VAR45 <= 1'b1;
VAR49 <= 1'b0;
VAR27 <= 1'b0;
VAR21 <= 1'b1;
end
else begin
VAR27 <= 1'b0;
VAR26 <= VAR23;
VAR49 <= VAR32;
VAR34 <= 1'b0;
case (VAR23)
VAR5 : begin
VAR4 <= 1'b1;
VAR29 <= 1'b1;
VAR18 <= 1'b1;
VAR12 <= 1'b1;
VAR48 <= 4'b1111;
end
VAR30: begin
VAR4 <= 1'b0;
VAR29 <= 1'b0;
VAR18 <= 1'b1;
VAR12 <= 1'b0;
VAR13[10] <= 1'b1; counter <= {1'b0,VAR9}; end
VAR33: begin
VAR4 <= 1'b0;
VAR29 <= 1'b1;
VAR18 <= 1'b1;
VAR12 <= 1'b1;
VAR48 <= 4'b1111;
VAR45 <= 1'b1;
counter <= counter - 1'b1;
end
VAR37: begin
VAR4 <= 1'b0;
VAR29 <= 1'b0;
VAR18 <= 1'b0;
VAR12 <= 1'b1;
counter <= VAR44; VAR34 <= 1'b1;
end
VAR38: begin
VAR4 <= 1'b0;
VAR29 <= 1'b0;
VAR18 <= 1'b0;
VAR12 <= 1'b0;
VAR13 <= VAR2;
VAR43 <= 2'b00;
VAR21 <= 1'b0;
end
VAR24: begin
VAR4 <= 1'b0;
VAR29 <= 1'b0;
VAR18 <= 1'b1;
VAR12 <= 1'b1;
VAR43 <= VAR28[12:11]; VAR13 <= VAR28[24:13];
counter <= VAR19; VAR46 <= 9'd0;
end
VAR36: begin
VAR4 <= 1'b0;
VAR29 <= 1'b1;
VAR18 <= 1'b1;
VAR12 <= 1'b1;
counter <= counter - 1'b1;
end
VAR16: begin
VAR4 <= 1'b0;
VAR29 <= 1'b1;
VAR18 <= 1'b0;
VAR12 <= 1'b1;
VAR48 <= VAR7;
VAR43 <= VAR28[12:11]; VAR13[10] <= 1'b0; VAR13[8:0] <= VAR28[10: 2];
counter <= {1'b0,VAR40 - 1'b1}; end
VAR39: begin
VAR27 <= 1'b1;
VAR4 <= 1'b0;
VAR29 <= 1'b1;
VAR18 <= 1'b0;
VAR12 <= 1'b0;
VAR48 <= VAR7;
VAR43 <= VAR28[12:11]; VAR13[10] <= 1'b0; VAR13[8:0] <= VAR28[10: 2];
VAR45 <= 1'b0;
counter <= {1'b0,wr};
end
VAR10: begin
VAR4 <= 1'b0;
VAR29 <= 1'b1;
VAR18 <= 1'b1;
VAR12 <= 1'b1;
counter <= counter - 1'b1;
end
VAR47: begin
VAR4 <= 1'b0; VAR29 <= 1'b1;
VAR18 <= 1'b1;
VAR12 <= 1'b1;
VAR48 <= 4'b0000;
VAR13[8:0] <= VAR28[10: 2]; VAR46 <= VAR46 + 1'b1;
end
VAR17: begin
VAR4 <= 1'b0;
VAR29 <= 1'b1;
VAR18 <= 1'b1;
VAR12 <= 1'b0;
VAR48 <= 4'b1111;
end
default: begin
VAR4 <= 1'b1;
VAR29 <= 1'b1;
VAR18 <= 1'b1;
VAR12 <= 1'b1;
VAR48 <= 4'b1111;
VAR15 <= 1'b0;
end
endcase
end
end
always @ (*) begin
VAR8 = 1'b0;
case (VAR26)
VAR5: begin
if(VAR21)
VAR23 = VAR6;
end
else if(wr | rd)
VAR23 = VAR24;
end
else
VAR23 = VAR5;
end
VAR30: begin
VAR23 = VAR33;
end
VAR33: begin
if (counter != 4'd0) VAR23 = VAR33;
end
else begin
if (VAR21)
VAR23 = VAR37;
end
else
VAR23 = VAR5;
end
end
VAR37: begin
if(counter != 4'd0)
VAR23 = VAR37;
end
else if(VAR21)
VAR23 = VAR38;
else
VAR23 = VAR5;
end
VAR38: begin
VAR23 = VAR5;
end
VAR24: begin
VAR23 = VAR36;
end
VAR36: begin
if (counter != 4'd0) VAR23 = VAR36;
end
else begin
if (VAR32) VAR23 = VAR39;
end
else VAR23 = VAR16;
end
end
VAR16: begin
VAR23 = VAR10;
end
VAR39: begin
if (VAR14)
VAR23 = VAR17;
end
else
VAR23 = VAR22;
end
VAR10: begin
if (counter != 4'd0)
VAR23 = VAR10;
end
else begin
VAR8 = 1'b1;
VAR23 = VAR47;
end
end
VAR47: begin
VAR8 = 1'b1;
if (VAR14)
VAR23 = VAR17;
end
else
VAR23 = VAR47;
end
VAR22: begin
if (VAR14)
VAR23 = VAR17;
end
else
VAR23 = VAR22;
end
VAR17: begin
VAR8 = 1'b0;
VAR23 = VAR30;
end
default: begin
VAR23 = VAR5;
end
endcase
end
endmodule
|
lgpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/dlybuf4s25kapwr/sky130_fd_sc_lp__dlybuf4s25kapwr.functional.pp.v
| 1,940 |
module MODULE1 (
VAR8 ,
VAR5 ,
VAR7 ,
VAR6 ,
VAR12,
VAR10 ,
VAR9
);
output VAR8 ;
input VAR5 ;
input VAR7 ;
input VAR6 ;
input VAR12;
input VAR10 ;
input VAR9 ;
wire VAR3 ;
wire VAR2;
buf VAR11 (VAR3 , VAR5 );
VAR13 VAR1 (VAR2, VAR3, VAR12, VAR6);
buf VAR4 (VAR8 , VAR2 );
endmodule
|
apache-2.0
|
ankitshah009/High-Radix-Adaptive-CORDIC
|
HCORDIC_Verilog/NormaliseSum.v
| 5,813 |
module MODULE1(
input [1:0] VAR22,
input [31:0] VAR17,
input [1:0] VAR11,
input VAR1,
input VAR12,
input [27:0] VAR18,
input [7:0] VAR2,
input VAR13,
output reg [1:0] VAR9,
output reg [31:0] VAR5,
output reg [1:0] VAR3,
output reg VAR14,
output reg VAR4,
output reg [27:0] VAR16,
output reg [7:0] VAR7
);
parameter VAR10 =2'b01,
VAR21 =2'b00,
VAR19=2'b11;
parameter VAR8 = 2'b00,
VAR20 = 2'b01,
VAR6 = 2'b10;
wire [7:0] VAR15;
assign VAR15 = VAR17[30:23];
always @ (posedge VAR13)
begin
VAR7 <= VAR2;
VAR9 <= VAR22;
VAR3 <= VAR11;
VAR14 <= VAR1;
VAR4 <= VAR12;
if (VAR22 != VAR6) begin
VAR5[31] <= VAR17[31];
VAR5[22:0] <= VAR17[22:0];
if (VAR18[27] == 1'b1) begin
VAR5[30:23] <= VAR15 + 1;
VAR16 <= VAR18 >> 1;
end
else if(VAR18[26:3] == 24'h000000) begin
VAR5[30:23] <= 10'h382;
end
else if (VAR18[26:4] == 23'h000000) begin
VAR5[30:23] <= VAR15 - 23;
VAR16 <= VAR18 << 23;
end
else if (VAR18[26:5] == 22'h000000) begin
VAR5[30:23] <= VAR15 - 22;
VAR16 <= VAR18 << 22;
end
else if (VAR18[26:6] == 21'h000000) begin
VAR5[30:23] <= VAR15 - 21;
VAR16 <= VAR18 << 21;
end
else if (VAR18[26:7] == 20'h00000) begin
VAR5[30:23] <= VAR15 - 20;
VAR16 <= VAR18 << 20;
end
else if (VAR18[26:8] == 19'h00000) begin
VAR5[30:23] <= VAR15 - 19;
VAR16 <= VAR18 << 19;
end
else if (VAR18[26:9] == 18'h00000) begin
VAR5[30:23] <= VAR15 - 18;
VAR16 <= VAR18 << 18;
end
else if (VAR18[26:10] == 17'h00000) begin
VAR5[30:23] <= VAR15 - 17;
VAR16 <= VAR18 << 17;
end
else if (VAR18[26:11] == 16'h0000) begin
VAR5[30:23] <= VAR15 - 16;
VAR16 <= VAR18 << 16;
end
else if (VAR18[26:12] == 15'h0000) begin
VAR5[30:23] <= VAR15 - 15;
VAR16 <= VAR18 << 15;
end
else if (VAR18[26:13] == 14'h0000) begin
VAR5[30:23] <= VAR15 - 14;
VAR16 <= VAR18 << 14;
end
else if (VAR18[26:14] == 13'h0000) begin
VAR5[30:23] <= VAR15 - 13;
VAR16 <= VAR18 << 13;
end
else if (VAR18[26:15] == 12'h000) begin
VAR5[30:23] <= VAR15 - 12;
VAR16 <= VAR18 << 12;
end
else if (VAR18[26:16] == 11'h000) begin
VAR5[30:23] <= VAR15 - 11;
VAR16 <= VAR18 << 11;
end
else if (VAR18[26:17] == 10'h000) begin
VAR5[30:23] <= VAR15 - 10;
VAR16 <= VAR18 << 10;
end
else if (VAR18[26:18] == 9'h0000) begin
VAR5[30:23] <= VAR15 - 9;
VAR16 <= VAR18 << 9;
end
else if (VAR18[26:19] == 8'h00) begin
VAR5[30:23] <= VAR15 - 8;
VAR16 <= VAR18 << 8;
end
else if (VAR18[26:20] == 7'h00) begin
VAR5[30:23] <= VAR15 - 7;
VAR16 <= VAR18 << 7;
end
else if (VAR18[26:21] == 6'h00) begin
VAR5[30:23] <= VAR15 - 6;
VAR16 <= VAR18 << 6;
end
else if (VAR18[26:22] == 5'h00) begin
VAR5[30:23] <= VAR15 - 5;
VAR16 <= VAR18 << 5;
end
else if (VAR18[26:23] == 4'h0) begin
VAR5[30:23] <= VAR15 - 4;
VAR16 <= VAR18 << 4;
end
else if (VAR18[26:24] == 3'h0) begin
VAR5[30:23] <= VAR15 - 3;
VAR16 <= VAR18 << 3;
end
else if (VAR18[26:25] == 2'h0) begin
VAR5[30:23] <= VAR15 - 2;
VAR16 <= VAR18 << 2;
end
else if (VAR18[26] == 1'h0) begin
VAR5[30:23] <= VAR15 - 1;
VAR16 <= VAR18 << 1;
end
else begin
VAR5[30:23] <= VAR15;
VAR16 <= VAR18;
end
end
else begin
VAR5 <= VAR17;
VAR16 <= 0;
end
end
endmodule
|
apache-2.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0
|
cells/oai32/gf180mcu_fd_sc_mcu9t5v0__oai32_1.functional.pp.v
| 1,692 |
module MODULE1( VAR23, VAR15, VAR12, VAR1, VAR17, VAR5, VAR13, VAR7 );
input VAR12, VAR15, VAR23, VAR17, VAR5;
inout VAR13, VAR7;
output VAR1;
wire VAR6;
not VAR19( VAR6, VAR12 );
wire VAR16;
not VAR4( VAR16, VAR15 );
wire VAR14;
not VAR10( VAR14, VAR23 );
wire VAR21;
and VAR9( VAR21, VAR6, VAR16, VAR14 );
wire VAR3;
not VAR20( VAR3, VAR17 );
wire VAR2;
not VAR11( VAR2, VAR5 );
wire VAR18;
and VAR22( VAR18, VAR3, VAR2 );
or VAR8( VAR1, VAR21, VAR18 );
endmodule
|
apache-2.0
|
CospanDesign/nysa-verilog
|
verilog/wishbone/slave/wb_sd_host/rtl/generic/sd_crc_16.v
| 1,336 |
module MODULE1(
input clk, input rst, input en,
input VAR1, output reg [15:0] VAR2 );
wire VAR3;
assign VAR3 = VAR1 ^ VAR2[15];
always @(posedge clk or posedge rst) begin
if (rst) begin
VAR2 = 0;
end
else begin
if (en==1) begin
VAR2[15] = VAR2[14];
VAR2[14] = VAR2[13];
VAR2[13] = VAR2[12];
VAR2[12] = VAR2[11] ^ VAR3;
VAR2[11] = VAR2[10];
VAR2[10] = VAR2[9];
VAR2[9] = VAR2[8];
VAR2[8] = VAR2[7];
VAR2[7] = VAR2[6];
VAR2[6] = VAR2[5];
VAR2[5] = VAR2[4] ^ VAR3;
VAR2[4] = VAR2[3];
VAR2[3] = VAR2[2];
VAR2[2] = VAR2[1];
VAR2[1] = VAR2[0];
VAR2[0] = VAR3;
end
end
end
endmodule
|
mit
|
SiLab-Bonn/basil
|
basil/firmware/modules/utils/tcp_to_bus.v
| 4,576 |
module MODULE1 (
input wire VAR21,
input wire VAR19,
output reg [15:0] VAR17, input wire VAR10, input wire [7:0] VAR16,
input wire VAR23,
input wire [31:0] VAR24,
input wire [7:0] VAR5,
input wire VAR4,
input wire VAR14,
output reg VAR7,
output wire [7:0] VAR25,
output wire VAR3,
output wire VAR9,
output wire [31:0] VAR13,
inout wire [7:0] VAR12,
output reg VAR11
);
wire VAR1;
reg [15:0] VAR20;
reg [15:0] VAR15;
reg [31:0] VAR18;
reg [15:0] VAR2;
wire VAR8;
always @(posedge VAR19)
if(VAR21) begin
VAR17 <= 0;
end else if(VAR10) begin
VAR17 <= VAR17 + 1;
end else begin
VAR17 <= 0;
end
always @(posedge VAR19)
if(VAR21) begin
VAR15 <= 0;
end else if(VAR11 || VAR1) begin
VAR15 <= 0;
end else if((VAR15 >= 5) && ((VAR15 - 5) == VAR20)) begin
VAR15 <= 0;
end else if(VAR10) begin
VAR15 <= VAR15 + 1;
end else begin
VAR15 <= VAR15;
end
always @(posedge VAR19)
if (VAR21)
VAR11 <= 1'b0;
end
else if (VAR1)
VAR11 <= 1'b0;
end
else if (({VAR16, VAR20[7:0]} > 65529 && VAR15 == 1) || ((VAR20 + {VAR16, VAR18[23:0]} > 33'h100000000) && VAR15 == 5))
VAR11 <= 1'b1;
end
else
VAR11 <= VAR11;
always @(posedge VAR19)
if(VAR21) begin
VAR2 <= 0;
end else if(VAR10 && ~&VAR16) begin VAR2 <= 0;
end else if(VAR10 && &VAR16 && ~&VAR2) begin VAR2 <= VAR2 + 1;
end else begin
VAR2 <= VAR2;
end
assign VAR1 = (&VAR16 && VAR2 == 16'hfffe && VAR10) || ((&VAR16 && &VAR2 && VAR10));
always @(posedge VAR19)
if(VAR21) begin
VAR20 <= 0;
end else if(VAR10 && VAR15 == 0) begin
VAR20[7:0] <= VAR16;
end else if(VAR10 && VAR15 == 1) begin
VAR20[15:8] <= VAR16;
end else begin
VAR20 <= VAR20;
end
assign VAR8 = (VAR10 && VAR15 > 5 && !VAR11) ? 1'b1 : 1'b0;
always @(posedge VAR19)
if(VAR21) begin
VAR18 <= 0;
end else if(VAR10 && VAR15 == 2) begin
VAR18[7:0] <= VAR16;
end else if(VAR10 && VAR15 == 3) begin
VAR18[15:8] <= VAR16;
end else if(VAR10 && VAR15 == 4) begin
VAR18[23:16] <= VAR16;
end else if(VAR10 && VAR15 == 5) begin
VAR18[31:24] <= VAR16;
end else if(VAR10 && VAR15 > 5) begin
VAR18 <= VAR18 + 1;
end else begin
VAR18 <= VAR18;
end
wire VAR22;
always @(posedge VAR19) begin
if(VAR21)
VAR7 <= 0;
end
else begin
if (VAR7 == 1)
VAR7 <= 0;
end
else
VAR7 <= (VAR4 | VAR14) & ~VAR8;
end
end
assign VAR22 = VAR4 & VAR23;
assign VAR25[7:0] = VAR3 ? 8'VAR6 : VAR12;
assign VAR3 = VAR8 | VAR22;
assign VAR9 = VAR14 & VAR23 & ~VAR3;
assign VAR13 = (VAR8) ? VAR18 : VAR24;
assign VAR12 = (VAR3) ? ((VAR8) ? VAR16 : VAR5) : 8'VAR6;
endmodule
|
bsd-3-clause
|
samyk/proxmark3
|
fpga/hi_reader.v
| 10,643 |
module MODULE1(
VAR41,
VAR1, VAR15, VAR31, VAR20, VAR21, VAR16,
VAR4, VAR28,
VAR44, VAR39, VAR17, VAR10,
VAR37,
VAR23, VAR42
);
input VAR41;
output VAR1, VAR15, VAR31, VAR20, VAR21, VAR16;
input [7:0] VAR4;
output VAR28;
input VAR17;
output VAR44, VAR39, VAR10;
output VAR37;
input [1:0] VAR23;
input [3:0] VAR42;
assign VAR28 = VAR41;
reg VAR43, VAR7, VAR14;
reg [11:0] VAR5;
always @(negedge VAR28)
begin
if (& VAR4[7:0]) VAR43 <= 1'b1;
end
else if (~(| VAR4[7:0])) VAR43 <= 1'b0;
if (VAR43)
begin
VAR5 <= 12'd0;
end
else
begin
if (VAR5 == 12'd4095)
begin
VAR5 <= 12'd0;
VAR43 <= 1'b1;
end
else
VAR5 <= VAR5 + 1;
end
end
reg [5:0] VAR6;
always @(negedge VAR28)
begin
VAR6 <= VAR6 + 1;
end
reg signed [13:0] VAR32;
reg signed [13:0] VAR22;
reg signed [7:0] VAR18;
reg signed [7:0] VAR11;
reg [13:0] VAR30, VAR27, VAR3, VAR25;
reg [12:0] VAR33;
always @
begin
if (VAR23 == VAR12)
begin
VAR36 = ~VAR6[3];
VAR34 = ~(VAR6[3] ^ VAR6[2]);
end
else if (VAR23 == VAR29)
begin
VAR36 = ~VAR6[5];
VAR34 = ~(VAR6[5] ^ VAR6[4]);
end
else
begin VAR36 = ~VAR6[4];
VAR34 = ~(VAR6[4] ^ VAR6[3]);
end
end
always @(negedge VAR28)
begin
if (VAR6 == 6'd0)
begin
if (VAR42 == VAR2)
begin
VAR18 <= VAR30[13:6];
VAR11 <= {VAR30[5:0], VAR14, VAR7};
end
else if (VAR42 == VAR19)
begin
if (VAR32[13:11] == 3'b000 || VAR32[13:11] == 3'b111)
VAR18 <= {VAR32[11:5], VAR14};
end
else if (VAR32[13] == 1'b0)
VAR18 <= {7'b0111111, VAR14};
end
else
VAR18 <= {7'b1000000, VAR14};
if (VAR22[13:11] == 3'b000 || VAR22[13:11] == 3'b111)
VAR11 <= {VAR22[11:5], VAR7};
end
else if (VAR22[13] == 1'b0)
VAR11 <= {7'b0111111, VAR7};
else
VAR11 <= {7'b1000000, VAR7};
end
else if (VAR42 == VAR24)
begin
VAR18 <= {2'b00, VAR30[13:8]};
VAR11 <= VAR30[7:0];
end
else if (VAR42 == VAR13)
begin
if (VAR32[13:11] == 3'b000 || VAR32[13:11] == 3'b111)
VAR18 <= VAR32[11:4];
end
else if (VAR32[13] == 1'b0)
VAR18 <= 8'b01111111;
else
VAR18 <= 8'b10000000;
if (VAR22[13:11] == 3'b000 || VAR22[13:11] == 3'b111)
VAR11 <= VAR22[11:4];
else if (VAR22[13] == 1'b0)
VAR11 <= 8'b01111111;
else
VAR11 <= 8'b10000000;
end
VAR14 <= VAR43;
VAR32 <= ({1'b0, VAR4});
VAR22 <= ({1'b0, VAR4});
end
else
begin
if (VAR36)
VAR32 <= VAR32 + ({1'b0, VAR4});
end
else
VAR32 <= VAR32 - ({1'b0, VAR4});
if (VAR34)
VAR22 <= VAR22 + ({1'b0, VAR4});
else
VAR22 <= VAR22 - ({1'b0, VAR4});
end
if (VAR6 == 6'd32)
VAR7 <= VAR43;
if (VAR6[1:0] == 2'b00)
begin
if (VAR6 != 6'd0)
begin
VAR18[7:0] <= {VAR18[6:0], VAR11[7]};
VAR11[7:1] <= VAR11[6:0];
end
end
end
reg VAR10;
reg VAR44;
always @(negedge VAR28)
begin
if (VAR6[1:0] == 2'b00)
VAR10 <= 1'b1;
if (VAR6[1:0] == 2'b10)
VAR10 <= 1'b0;
if (VAR6 == 6'd1)
VAR44 <= 1'b1;
if (VAR6 == 6'd3)
VAR44 <= 1'b0;
end
assign VAR39 = VAR18[7];
reg VAR40;
reg [3:0] VAR26;
always @(negedge VAR28)
begin
if (VAR6 == 6'd0)
begin
VAR26 <= VAR26 + 1;
VAR40 <= VAR26[1] ^ VAR26[3];
end
end
reg VAR15, VAR16;
always @(*)
begin
if (VAR42 == VAR8)
begin
VAR15 = VAR41;
VAR16 = VAR17;
end
else if (VAR42 == VAR38)
begin
VAR15 = VAR41 & ~VAR17;
VAR16 = 1'b0;
end
else if (VAR42 == VAR35)
begin
VAR15 = VAR41 & VAR40;
VAR16 = 1'b0;
end
else if (VAR42 == VAR19
|| VAR42 == VAR2
|| VAR42 == VAR9)
begin VAR15 = 1'b0;
VAR16 = 1'b0;
end
else begin
VAR15 = VAR41;
VAR16 = 1'b0;
end
end
assign VAR31 = 1'b0;
assign VAR21 = 1'b0;
assign VAR1 = 1'b0;
assign VAR20 = 1'b0;
assign VAR37 = VAR6[3];
endmodule
|
gpl-2.0
|
danidim13/labo-digitales
|
Experimento3/MiniAlu.v
| 5,978 |
module MODULE1
(
input wire VAR30,
input wire VAR18,
output wire [7:0] VAR43
);
wire [15:0] VAR1,VAR48,VAR25;
reg VAR31,VAR28,VAR44,VAR36;
wire [27:0] VAR51;
wire [3:0] VAR5;
reg [15:0] VAR17;
wire [7:0] VAR2,VAR16,VAR14, VAR34;
wire [15:0] VAR22,VAR55,VAR3,VAR26,VAR46,VAR27,VAR59,VAR24;
wire VAR57, VAR39, VAR52, VAR21,VAR4;
VAR47 VAR7
(
.VAR9( VAR1 ),
.VAR20( VAR51 )
);
VAR35 VAR41
(
.VAR30( VAR30 ),
.VAR23( VAR31 ),
.VAR12( VAR51[7:0] ),
.VAR53( VAR51[15:8] ),
.VAR29( VAR14 ),
.VAR60( VAR17 ),
.VAR37( VAR3 ),
.VAR32( VAR26 )
);
assign VAR59 = (VAR44) ? VAR25 : VAR14;
assign VAR27 = (VAR18) ? 8'b0 : VAR59;
VAR38 VAR6
(
.VAR30( VAR30 ),
.VAR18( VAR18 | VAR28 ),
.VAR45( VAR27 + 16'd1 ),
.VAR8( 1'b1 ),
.VAR56( VAR48 )
);
assign VAR1 = (VAR28) ? VAR27 : VAR48;
VAR19 # ( 4 ) VAR50
(
.VAR30(VAR30),
.VAR18(VAR18),
.VAR8(1'b1),
.VAR15(VAR51[27:24]),
.VAR56(VAR5)
);
VAR19 # ( 8 ) VAR58
(
.VAR30(VAR30),
.VAR18(VAR18),
.VAR8(1'b1),
.VAR15(VAR51[7:0]),
.VAR56(VAR2)
);
VAR19 # ( 8 ) VAR10
(
.VAR30(VAR30),
.VAR18(VAR18),
.VAR8(1'b1),
.VAR15(VAR51[15:8]),
.VAR56(VAR16)
);
VAR19 # ( 8 ) VAR40
(
.VAR30(VAR30),
.VAR18(VAR18),
.VAR8(1'b1),
.VAR15(VAR51[23:16]),
.VAR56(VAR14)
);
reg VAR42;
VAR19 # ( 8 ) VAR54
(
.VAR30(VAR30),
.VAR18(VAR18),
.VAR8( VAR42 ),
.VAR15( VAR55[7:0] ),
.VAR56( VAR43 )
);
assign VAR24 = {VAR16,VAR2};
VAR19 # ( 8 ) VAR49
(
.VAR30(VAR30),
.VAR18(VAR18),
.VAR8(1'b1),
.VAR15(VAR14),
.VAR56(VAR34)
);
VAR19 # ( 16 ) VAR13
(
.VAR30(VAR30),
.VAR18(VAR18),
.VAR8(VAR31),
.VAR15(VAR17),
.VAR56(VAR46)
);
VAR19 # ( 1 ) VAR11
(
.VAR30(VAR30),
.VAR18(VAR18),
.VAR8(1'b1),
.VAR15( {VAR31} ),
.VAR56( {VAR52} )
);
assign VAR21 = VAR5[3] && VAR5[2];
assign VAR57 = ((VAR34 == VAR2) && VAR52 && ~VAR21 ) ? 1'b1 : 1'b0;
assign VAR39 = ((VAR34 == VAR16) && VAR52 && ~VAR21 ) ? 1'b1 : 1'b0;
assign VAR22 = (VAR57) ? VAR46 : VAR3;
assign VAR55 = (VAR39) ? VAR46 : VAR26;
VAR19 # ( 16 ) VAR33
(
.VAR30(~VAR30),
.VAR18(VAR18),
.VAR8( VAR36 ),
.VAR15( VAR48 ),
.VAR56( VAR25 )
);
always @ ( * )
begin
case (VAR5)
begin
VAR42 <= 1'b0;
VAR28 <= 1'b0;
VAR31 <= 1'b0;
VAR17 <= 0;
VAR44 <= 1'b0;
VAR36 <= 1'b0;
end
begin
VAR42 <= 1'b0;
VAR28 <= 1'b0;
VAR31 <= 1'b1;
VAR17 <= VAR55 + VAR22;
VAR44 <= 1'b0;
VAR36 <= 1'b0;
end
begin
VAR42 <= 1'b0;
VAR28 <= 1'b0;
VAR31 <= 1'b1;
VAR17 <= VAR55 - VAR22;
VAR44 <= 1'b0;
VAR36 <= 1'b0;
end
begin
VAR42 <= 1'b0;
VAR31 <= 1'b1;
VAR28 <= 1'b0;
VAR17 <= VAR24;
VAR44 <= 1'b0;
VAR36 <= 1'b0;
end
begin
VAR42 <= 1'b0;
VAR31 <= 1'b0;
VAR17 <= 0;
if (VAR55 <= VAR22 )
VAR28 <= 1'b1;
end
else
VAR28 <= 1'b0;
VAR44 <= 1'b0;
VAR36 <= 1'b0;
end
begin
VAR42 <= 1'b0;
VAR31 <= 1'b0;
VAR17 <= 0;
VAR28 <= 1'b1;
VAR44 <= 1'b0;
VAR36 <= 1'b0;
end
begin
VAR42 <= 1'b0;
VAR31 <= 1'b0;
VAR17 <= 0;
VAR28 <= 1'b1;
VAR44 <= 1'b0;
VAR36 <= 1'b1;
end
begin
VAR42 <= 1'b0;
VAR31 <= 1'b0;
VAR17 <= 0;
VAR28 <= 1'b1;
VAR44 <= 1'b1;
VAR36 <= 1'b0;
end
begin
VAR42 <= 1'b1;
VAR31 <= 1'b0;
VAR17 <= 0;
VAR28 <= 1'b0;
VAR44 <= 1'b0;
VAR36 <= 1'b0;
end
default:
begin
VAR42 <= 1'b1;
VAR31 <= 1'b0;
VAR17 <= 0;
VAR28 <= 1'b0;
VAR44 <= 1'b0;
VAR36 <= 1'b0;
end
endcase
end
endmodule
|
gpl-3.0
|
campsandrew/ECE-474A-Program-1
|
Modules/CIRCUIT5.v
| 1,059 |
module MODULE1(VAR7, VAR31, VAR19, VAR17, VAR18, VAR21, VAR16);
input VAR17, VAR18;
input [63:0] VAR7, VAR31, VAR19;
output [31:0] VAR21, VAR16;
wire [63:0] VAR1, VAR23, VAR24, VAR22, VAR15;
wire VAR4, VAR14;
wire [63:0] VAR9, VAR25;
reg [63:0] VAR30, VAR27;
VAR5 #(64) VAR29(VAR7, VAR31, VAR1);
VAR5 #(64) VAR36(VAR7, VAR19, VAR23);
VAR3 #(64) VAR2(VAR7, VAR31, VAR24);
VAR6 #(64) VAR8(VAR1, VAR23, , , VAR14);
VAR6 #(64) VAR13(VAR1, VAR23, , VAR4, );
VAR12 #(64) VAR20(VAR23, VAR1, VAR4, VAR22);
VAR12 #(64) VAR26(VAR24, VAR22, VAR14, VAR15);
VAR28 #(64) VAR11(VAR27, VAR4, VAR9);
VAR10 #(64) VAR35(VAR30, VAR14, VAR25);
VAR34 #(64) VAR33(VAR9, VAR17, VAR18, VAR21);
VAR34 #(64) VAR32(VAR25, VAR17, VAR18, VAR16);
always @(VAR22, VAR15) begin
VAR30 <= VAR22; VAR27 <= VAR15;
end
endmodule
|
gpl-3.0
|
wamgoo/FPGA-Imaging-Library
|
Generator/RowsGenerator/HDL/RowsGenerator.srcs/sources_1/new/RowsGenerator.v
| 6,047 |
module MODULE1(
clk,
VAR14,
VAR10,
VAR8,
VAR21,
VAR17
);
parameter[3 : 0] VAR24 = 3;
parameter VAR25 = 320;
parameter[3: 0] VAR12 = 8;
parameter[4 : 0] VAR2 = 9;
input clk;
input VAR14;
input VAR10;
input [VAR12 - 1 : 0] VAR8;
output VAR21;
output[VAR24 * VAR12 - 1 : 0] VAR17;
reg VAR9[0 : VAR24];
wire VAR18[0 : VAR24];
wire VAR6[0 : VAR24 - 1];
wire[VAR12 - 1 : 0] VAR1[0 : VAR24 - 1];
wire[VAR12 - 1 : 0] VAR5[0 : VAR24 - 1];
wire[VAR2 - 1 : 0] VAR23[0 : VAR24 - 1];
wire rst = ~VAR14;
genvar VAR26, VAR3;
generate
assign VAR21 = VAR18[VAR24];
for (VAR26 = 0; VAR26 < VAR24; VAR26 = VAR26 + 1) begin : VAR7
assign VAR6[VAR26] = VAR23[VAR26] == VAR25 - 1 ? 1 : 0;
if (VAR26 == 0) begin
assign VAR18[VAR26] = VAR10;
assign VAR1[VAR26] = VAR8;
end else begin
assign VAR1[VAR26] = VAR5[VAR26 - 1];
end
always @(posedge clk)
VAR9[VAR26 + 1] <= VAR6[VAR26];
assign VAR18[VAR26 + 1] = VAR9[VAR26 + 1];
case (VAR12)
1 :
VAR4 VAR19(
.clk(clk),
.rst(rst),
.din(VAR1[VAR26]),
.VAR13(VAR18[VAR26]),
.VAR20(VAR6[VAR26]),
.dout(VAR5[VAR26]),
.VAR15(VAR23[VAR26])
);
2, 3, 4 :
VAR22 VAR19(
.clk(clk),
.rst(rst),
.din(VAR1[VAR26]),
.VAR13(VAR18[VAR26]),
.VAR20(VAR6[VAR26]),
.dout(VAR5[VAR26]),
.VAR15(VAR23[VAR26])
);
5, 6, 7, 8 :
VAR11 VAR19(
.clk(clk),
.rst(rst),
.din(VAR1[VAR26]),
.VAR13(VAR18[VAR26]),
.VAR20(VAR6[VAR26]),
.dout(VAR5[VAR26]),
.VAR15(VAR23[VAR26])
);
9, 10, 11, 12 :
VAR16 VAR19(
.clk(clk),
.rst(rst),
.din(VAR1[VAR26]),
.VAR13(VAR18[VAR26]),
.VAR20(VAR6[VAR26]),
.dout(VAR5[VAR26]),
.VAR15(VAR23[VAR26])
);
default : ;
endcase
assign VAR17[(VAR26 + 1) * VAR12 - 1 : VAR26 * VAR12] = VAR21 ? VAR5[VAR24 - 1 - VAR26] : 0;
end
endgenerate
endmodule
|
lgpl-2.1
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/a2bb2oi/sky130_fd_sc_hdll__a2bb2oi.pp.symbol.v
| 1,465 |
module MODULE1 (
input VAR1,
input VAR7,
input VAR2 ,
input VAR5 ,
output VAR6 ,
input VAR9 ,
input VAR8,
input VAR4,
input VAR3
);
endmodule
|
apache-2.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0
|
cells/buf/gf180mcu_fd_sc_mcu7t5v0__buf_16.behavioral.pp.v
| 1,164 |
module MODULE1( VAR1, VAR5, VAR6, VAR7 );
input VAR1;
inout VAR6, VAR7;
output VAR5;
VAR4 VAR2(.VAR1(VAR1),.VAR5(VAR5),.VAR6(VAR6),.VAR7(VAR7));
VAR4 VAR3(.VAR1(VAR1),.VAR5(VAR5),.VAR6(VAR6),.VAR7(VAR7));
|
apache-2.0
|
chriswynnyk/american-put-verilog
|
american_put_cyclone/src/addrgen.v
| 4,413 |
module MODULE1(
clk,
VAR9,
VAR15,
VAR24,
VAR4,
VAR8,
VAR18,
VAR2,
VAR11
);
input clk;
input VAR9;
input VAR15;
input VAR24;
input [15:0]VAR4;
output [9:0]VAR8;
output [9:0]VAR2;
output [12:0]VAR11;
output VAR18;
reg [15:0]VAR3;
reg [15:0]VAR17;
reg [15:0]VAR13;
reg [15:0]VAR21;
reg [15:0]VAR14;
reg [15:0]VAR1;
reg [15:0]VAR29;
reg [29:0]VAR26;
reg [29:0]VAR10;
reg [29:0]VAR5;
wire VAR7 = VAR14[15];
wire VAR27 = VAR1[15];
wire VAR16 = VAR29[15];
assign VAR2 = VAR3[9:0];
assign VAR11 = VAR13[12:0];
assign VAR8 = VAR21[9:0];
always @(posedge clk)
if (~VAR9) VAR14 <= -1;
else if(VAR15) VAR14 <= {1'b0,VAR4[14:0]};
else if(!VAR7 && VAR27) VAR14 <= VAR14 - 1;
wire [15:0] VAR12 = {3'b0, VAR4[15:2]} - 1;
wire [15:0] VAR20 = VAR14 - 5;
always @(posedge clk)
if (~VAR9) VAR1 <= -1;
else if(VAR15) VAR1 <= VAR12;
else if(!VAR7 && VAR27 && !VAR16) VAR1 <= {3'b0, VAR20[15:2]};
else if(!VAR7 && VAR27 && VAR16) VAR1 <= 30;
else if(!VAR7 && !VAR27) VAR1 <= VAR1 - 1;
always @(posedge clk)
if(~VAR9) VAR29 <= -1;
else if(VAR15) VAR29 <= VAR4-128; else if(!VAR16 && VAR27) VAR29 <= VAR29 - 1;
always@(posedge clk)
if (~VAR9) VAR26 <= 0;
else VAR26 <= {VAR26[28:0], VAR7};
always@(posedge clk)
if(~VAR9) VAR10 <= 0;
else VAR10 <= {VAR10[28:0], VAR27};
always@(posedge clk)
if(~VAR9) VAR5 <= 0;
else VAR5 <= {VAR5[28:0], VAR15};
wire VAR25 = VAR26[24];
wire VAR28 = VAR10[24];
wire VAR23 = VAR5[24];
wire VAR6 = VAR26[29];
wire VAR22 = VAR10[29];
wire VAR19 = VAR5[29];
assign VAR18 = !VAR6;
always @(posedge clk)
if (~VAR9) VAR3 <= -1;
else if(VAR15) VAR3 <= 0;
else if(VAR24) VAR3 <= 10'b1000000000;
else if(!VAR7 && VAR27) VAR3 <= 0;
else if(!VAR7 && !VAR27) VAR3 <= VAR3 + 1;
always @(posedge clk)
if(~VAR9) VAR17 <= -1;
else if(VAR23) VAR17 <= 0;
else if(!VAR25 && VAR28) VAR17 <= VAR17 + 1;
always @(posedge clk)
if(~VAR9) VAR13 <= -1;
else if(VAR23) VAR13 <= 0;
else if(!VAR25 && VAR28) VAR13 <= VAR17 + 1;
else if(!VAR25 && !VAR28) VAR13 <= VAR13 + 8;
always @(posedge clk)
if (~VAR9) VAR21 <= -1;
else if(VAR19) VAR21 <= 0;
else if(!VAR6 && VAR22) VAR21 <= 0;
else if(!VAR6 && !VAR22) VAR21 <= VAR21 + 1;
endmodule
|
apache-2.0
|
jairov4/accel-oil
|
solution_spartan3/impl/pcores/nfa_accept_samples_generic_hw_top_v1_00_a/synhdl/verilog/nfa_accept_samples_generic_hw_nfa_finals_buckets_if.v
| 44,620 |
module MODULE3
VAR134 = 1,
VAR103 = 32,
VAR147 = 32,
VAR158 = 1,
VAR38 = 1,
VAR46 = 1,
VAR26 = 1,
VAR136 = 1,
VAR115 = 32,
VAR141 = 32'h00000000,
VAR18 = 1'b0,
VAR56 = 3'b000,
VAR37 = 4'b0011
)(
input wire VAR151,
input wire VAR80,
output wire [VAR134-1:0] VAR67,
output wire [VAR103-1:0] VAR142,
output wire [7:0] VAR23,
output wire [2:0] VAR4,
output wire [1:0] VAR139,
output wire [1:0] VAR131,
output wire [3:0] VAR20,
output wire [2:0] VAR64,
output wire [3:0] VAR49,
output wire [VAR158-1:0] VAR39,
output wire VAR28,
input wire VAR41,
output wire [VAR147-1:0] VAR122,
output wire [VAR147/8-1:0] VAR156,
output wire VAR106,
output wire [VAR46-1:0] VAR154,
output wire VAR61,
input wire VAR53,
input wire [VAR134-1:0] VAR88,
input wire [1:0] VAR33,
input wire [VAR136-1:0] VAR121,
input wire VAR93,
output wire VAR99,
output wire [VAR134-1:0] VAR15,
output wire [VAR103-1:0] VAR118,
output wire [7:0] VAR111,
output wire [2:0] VAR27,
output wire [1:0] VAR68,
output wire [1:0] VAR76,
output wire [3:0] VAR35,
output wire [2:0] VAR152,
output wire [3:0] VAR65,
output wire [VAR38-1:0] VAR113,
output wire VAR25,
input wire VAR98,
input wire [VAR134-1:0] VAR114,
input wire [VAR147-1:0] VAR9,
input wire [1:0] VAR90,
input wire VAR89,
input wire [VAR26-1:0] VAR159,
input wire VAR123,
output wire VAR130,
output wire [VAR115-1:0] VAR119,
input wire [VAR115-1:0] VAR149,
input wire [31:0] VAR42,
input wire [31:0] VAR124,
input wire VAR77,
output wire VAR92,
input wire VAR137,
output wire VAR161,
input wire VAR66
);
wire VAR75;
wire VAR5;
wire [31:0] VAR60;
wire [31:0] VAR11;
wire [VAR115-1:0] VAR63;
wire VAR40;
wire VAR7;
wire [31:0] VAR102;
wire [31:0] VAR144;
MODULE4 #(
.VAR115 ( VAR115 )
) VAR44 (
.VAR151 ( VAR151 ),
.VAR80 ( VAR80 ),
.VAR149 ( VAR149 ),
.VAR42 ( VAR42 ),
.VAR124 ( VAR124 ),
.VAR77 ( VAR77 ),
.VAR92 ( VAR92 ),
.VAR137 ( VAR137 ),
.VAR75 ( VAR75 ),
.VAR5 ( VAR5 ),
.VAR60 ( VAR60 ),
.VAR11 ( VAR11 ),
.VAR63 ( VAR63 ),
.VAR40 ( VAR40 ),
.VAR7 ( VAR7 ),
.VAR102 ( VAR102 ),
.VAR144 ( VAR144 )
);
MODULE2 #(
.VAR134 ( VAR134 ),
.VAR103 ( VAR103 ),
.VAR147 ( VAR147 ),
.VAR158 ( VAR158 ),
.VAR46 ( VAR46 ),
.VAR136 ( VAR136 ),
.VAR115 ( VAR115 ),
.VAR141 ( VAR141 ),
.VAR18 ( VAR18 ),
.VAR56 ( VAR56 ),
.VAR37 ( VAR37 )
) VAR135 (
.VAR151 ( VAR151 ),
.VAR80 ( VAR80 ),
.VAR67 ( VAR67 ),
.VAR142 ( VAR142 ),
.VAR23 ( VAR23 ),
.VAR4 ( VAR4 ),
.VAR139 ( VAR139 ),
.VAR131 ( VAR131 ),
.VAR20 ( VAR20 ),
.VAR64 ( VAR64 ),
.VAR49 ( VAR49 ),
.VAR39 ( VAR39 ),
.VAR28 ( VAR28 ),
.VAR41 ( VAR41 ),
.VAR122 ( VAR122 ),
.VAR156 ( VAR156 ),
.VAR106 ( VAR106 ),
.VAR154 ( VAR154 ),
.VAR61 ( VAR61 ),
.VAR53 ( VAR53 ),
.VAR88 ( VAR88 ),
.VAR33 ( VAR33 ),
.VAR121 ( VAR121 ),
.VAR93 ( VAR93 ),
.VAR99 ( VAR99 ),
.VAR75 ( VAR75 ),
.VAR5 ( VAR5 ),
.VAR60 ( VAR60 ),
.VAR11 ( VAR11 ),
.VAR63 ( VAR63 )
);
MODULE1 #(
.VAR134 ( VAR134 ),
.VAR103 ( VAR103 ),
.VAR147 ( VAR147 ),
.VAR38 ( VAR38 ),
.VAR26 ( VAR26 ),
.VAR115 ( VAR115 ),
.VAR141 ( VAR141 ),
.VAR18 ( VAR18 ),
.VAR56 ( VAR56 ),
.VAR37 ( VAR37 )
) VAR81 (
.VAR151 ( VAR151 ),
.VAR80 ( VAR80 ),
.VAR15 ( VAR15 ),
.VAR118 ( VAR118 ),
.VAR111 ( VAR111 ),
.VAR27 ( VAR27 ),
.VAR68 ( VAR68 ),
.VAR76 ( VAR76 ),
.VAR35 ( VAR35 ),
.VAR152 ( VAR152 ),
.VAR65 ( VAR65 ),
.VAR113 ( VAR113 ),
.VAR25 ( VAR25 ),
.VAR98 ( VAR98 ),
.VAR114 ( VAR114 ),
.VAR9 ( VAR9 ),
.VAR90 ( VAR90 ),
.VAR89 ( VAR89 ),
.VAR159 ( VAR159 ),
.VAR123 ( VAR123 ),
.VAR130 ( VAR130 ),
.VAR40 ( VAR40 ),
.VAR7 ( VAR7 ),
.VAR102 ( VAR102 ),
.VAR144 ( VAR144 ),
.VAR119 ( VAR119 ),
.VAR161 ( VAR161 ),
.VAR66 ( VAR66 )
);
endmodule
module MODULE4
VAR115 = 8
)(
input wire VAR151,
input wire VAR80,
input wire [VAR115-1:0] VAR149,
input wire [31:0] VAR42,
input wire [31:0] VAR124,
input wire VAR77,
output wire VAR92,
input wire VAR137,
input wire VAR75,
output wire VAR5,
output wire [31:0] VAR60,
output wire [31:0] VAR11,
output wire [VAR115-1:0] VAR63,
input wire VAR40,
output wire VAR7,
output wire [31:0] VAR102,
output wire [31:0] VAR144
);
localparam
VAR112 = 1 + 32 + 32 + VAR115,
VAR110 = 32;
wire VAR62;
wire VAR162;
wire VAR85;
wire VAR57;
wire [VAR112-1:0] VAR59;
wire [VAR112-1:0] VAR78;
wire [31:0] VAR143;
wire VAR17; wire [31:0] VAR13; wire [31:0] VAR109; wire [VAR115-1:0] VAR84;
function integer VAR86;
input integer VAR117;
integer VAR83, VAR97;
begin
VAR83 = 0;
VAR97 = 1;
while (VAR97 < VAR117) begin
VAR83 = VAR83 + 1;
VAR97 = VAR97 * 2;
end
VAR86 = VAR83;
end
endfunction
VAR138 #(
.VAR127 ( VAR112 ),
.VAR51 ( VAR110 ),
.VAR160 ( VAR86(VAR110) )
) VAR3 (
.VAR145 ( VAR151 ),
.VAR125 ( VAR80 ),
.VAR132 ( VAR62 ),
.VAR14 ( VAR162 ),
.VAR153 ( VAR85 ),
.VAR96 ( VAR57 ),
.VAR31 ( VAR78 ),
.VAR126 ( VAR59 )
);
assign VAR92 = VAR162;
assign VAR5 = VAR62 & VAR17;
assign VAR60 = VAR13;
assign VAR11 = VAR109;
assign VAR63 = VAR84;
assign VAR7 = VAR62 & ~VAR17;
assign VAR102 = VAR13;
assign VAR144 = VAR109;
assign VAR85 = (VAR7 & VAR40) | (VAR5 & VAR75);
assign VAR57 = VAR137;
assign VAR59 = {VAR77, VAR42, VAR143, VAR149};
assign VAR143 = (VAR124==1'b0)? 1'b1 : VAR124;
assign VAR17 = VAR78[VAR112-1];
assign VAR13 = VAR78[VAR115+63:VAR115+32];
assign VAR109 = VAR78[VAR115+31:VAR115];
assign VAR84 = VAR78[VAR115-1:0];
endmodule
module MODULE2
VAR134 = 1,
VAR103 = 32,
VAR147 = 32,
VAR158 = 1,
VAR46 = 1,
VAR136 = 1,
VAR115 = 8,
VAR141 = 32'h00000000,
VAR18 = 1'b0,
VAR56 = 3'b000,
VAR37 = 4'b0011
)(
input wire VAR151,
input wire VAR80,
output wire [VAR134-1:0] VAR67,
output wire [VAR103-1:0] VAR142,
output wire [7:0] VAR23,
output wire [2:0] VAR4,
output wire [1:0] VAR139,
output wire [1:0] VAR131,
output wire [3:0] VAR20,
output wire [2:0] VAR64,
output wire [3:0] VAR49,
output wire [VAR158-1:0] VAR39,
output wire VAR28,
input wire VAR41,
output wire [VAR147-1:0] VAR122,
output wire [VAR147/8-1:0] VAR156,
output wire VAR106,
output wire [VAR46-1:0] VAR154,
output wire VAR61,
input wire VAR53,
input wire [VAR134-1:0] VAR88,
input wire [1:0] VAR33,
input wire [VAR136-1:0] VAR121,
input wire VAR93,
output wire VAR99,
output wire VAR75,
input wire VAR5,
input wire [31:0] VAR60,
input wire [31:0] VAR11,
input wire [VAR115-1:0] VAR63
);
localparam
VAR72 = VAR19(VAR115),
VAR74 = VAR72 / 8,
VAR128 = VAR86(VAR74),
VAR155 = VAR147,
VAR146 = VAR155 / 8,
VAR55 = VAR86(VAR146),
VAR150 = VAR74 > VAR146?
VAR74 : VAR146,
VAR1 = VAR141 & (32'hffffffff << VAR128);
localparam [3:0]
VAR70 = 4'd0,
VAR8 = 4'd1,
VAR58 = 4'd2,
VAR30 = 4'd3,
VAR47 = 4'd4;
localparam
VAR91 = 9'd256,
VAR107 = 16'h1000 >> VAR55;
reg [3:0] state;
reg [3:0] VAR29;
wire [VAR128+31:0] VAR95;
reg [VAR128+31:0] VAR32;
reg [31:0] VAR133;
reg VAR21;
reg [VAR150*8-1:0] VAR69;
reg [VAR150-1:0] VAR16;
reg [31:0] VAR54;
reg [8:0] VAR43;
wire [11-VAR55:0] VAR101;
wire [8:0] VAR94;
wire [8:0] VAR73;
reg [VAR55-1:0] VAR36;
reg [VAR55-1:0] VAR82;
reg [VAR55-1:0] VAR24;
reg VAR52;
reg VAR104;
reg VAR6;
reg VAR116;
wire [VAR146-1:0] VAR100;
wire [VAR146-1:0] VAR148;
function integer VAR19;
input integer VAR117;
integer VAR71;
begin
VAR71 = 8;
while (VAR71 < VAR117) VAR71 = VAR71 * 2;
VAR19 = VAR71;
end
endfunction
function integer VAR86;
input integer VAR117;
integer VAR83, VAR97;
begin
VAR83 = 0;
VAR97 = 1;
while (VAR97 < VAR117) begin
VAR83 = VAR83 + 1;
VAR97 = VAR97 * 2;
end
VAR86 = VAR83;
end
endfunction
always @(posedge VAR151) begin
if (~VAR80)
state <= VAR70;
end
else
state <= VAR29;
end
always @ begin
VAR36 = 1'b0;
VAR82 = 1'b0;
VAR24 = 1'b0;
VAR52 = 1'b0;
VAR104 = 1'b0;
VAR6 = 1'b0;
VAR116 = 1'b0;
end
end
else begin : VAR105
assign VAR100 = VAR6? {VAR146{1'b1}} << VAR82 : {VAR146{1'b1}};
assign VAR148 = VAR116? {VAR146{1'b1}} >> VAR24 : {VAR146{1'b1}};
always @(posedge VAR151) begin
if (VAR75 & VAR5)
VAR69 <= {VAR63, VAR69} >> VAR72;
end
else if (state==VAR30 && VAR104)
VAR69 <= VAR69 >> (VAR24 * 8);
end
always @(posedge VAR151) begin
if (~VAR80)
VAR16 <= 1'b0;
end
else if (VAR53 & VAR61)
VAR16 <= {VAR74{VAR75 & VAR5}} << (VAR150-VAR74);
else if (VAR75 & VAR5)
VAR16 <= {{VAR74{1'b1}}, VAR16} >> VAR74;
else if (VAR52)
VAR16 <= (VAR16 >> VAR82) | ~({VAR150{1'b1}} >> VAR82);
else if (state==VAR30 && VAR104)
VAR16 <= (VAR16 >> VAR24) | ~({VAR150{1'b1}} >> VAR24);
end
always @(posedge VAR151) begin
if (state==VAR70 && VAR5)
VAR36 <= VAR11[VAR55-1:0] << VAR128;
end
always @(posedge VAR151) begin
if (state==VAR8)
VAR82 <= VAR32[VAR55-1:0];
end
always @(posedge VAR151) begin
if (state==VAR8)
VAR24 <= VAR146 - VAR32[VAR55-1:0] - VAR36;
end
always @(posedge VAR151) begin
if (state==VAR8)
VAR52 <= 1'b1;
end
else
VAR52 <= 1'b0;
end
always @(posedge VAR151) begin
if (VAR75 && VAR5 && (VAR11== 1'b1 || VAR133==1'b1))
VAR104 <= 1'b1;
end
else if (state==VAR30)
VAR104 <= 1'b0;
end
always @(posedge VAR151) begin
if (state==VAR8)
VAR6 <= 1'b1;
end
else if (VAR53 & VAR61)
VAR6 <= 1'b0;
end
always @(posedge VAR151) begin
if ((state==VAR8 || state==VAR47) && VAR54==1'b1)
VAR116 <= 1'b1;
end
else if (VAR53 & VAR61) begin
if (VAR54==1'b0 && VAR43==2'd2)
VAR116 <= 1'b1;
end
else
VAR116 <= 1'b0;
end
end
end
endgenerate
always @(posedge VAR151) begin
if (state==VAR70 && VAR5)
VAR54 <= ((VAR11 << VAR128) + VAR95[VAR55-1:0] +
{VAR55{1'b1}}) >> VAR55;
end
else if (state==VAR58 && VAR41)
VAR54 <= VAR54 - VAR43;
end
always @(posedge VAR151) begin
if (state==VAR8 || state==VAR47)
VAR43 <= VAR73;
end
else if (VAR61 & VAR53)
VAR43 <= VAR43 - 1'b1;
end
assign VAR67 = 1'b0;
assign VAR142 = VAR32;
assign VAR23 = VAR43 - 1'b1;
assign VAR4 = VAR55[2:0];
assign VAR139 = 2'b01;
assign VAR131 = 2'b00;
assign VAR20 = VAR37;
assign VAR64 = VAR56;
assign VAR49 = 4'b0000;
assign VAR39 = VAR18;
assign VAR28 = (state==VAR58);
assign VAR122 = VAR69[VAR155-1:0];
assign VAR156 = VAR100 & VAR148;
assign VAR106 = VAR61 & (VAR43==1'b1);
assign VAR154 = VAR18;
assign VAR61 = (state==VAR30) & VAR16[0];
assign VAR99 = 1'b1;
generate
if (VAR74 <= VAR146) begin : VAR22
assign VAR75 = (state==VAR70) | ((state==VAR30) & ~VAR21 &
(~VAR16[0] | VAR53));
end
else begin : VAR120
assign VAR75 = (state==VAR70) | ((state==VAR30) & ~VAR21 &
(VAR16[VAR150-1:VAR146]==1'b0) &
(~VAR16[0] | VAR53));
end
endgenerate
endmodule
module MODULE1
VAR134 = 1,
VAR103 = 32,
VAR147 = 32,
VAR38 = 1,
VAR26 = 1,
VAR115 = 8,
VAR141 = 32'h00000000,
VAR18 = 1'b0,
VAR56 = 3'b000,
VAR37 = 4'b0011
)(
input wire VAR151,
input wire VAR80,
output wire [VAR134-1:0] VAR15,
output wire [VAR103-1:0] VAR118,
output wire [7:0] VAR111,
output wire [2:0] VAR27,
output wire [1:0] VAR68,
output wire [1:0] VAR76,
output wire [3:0] VAR35,
output wire [2:0] VAR152,
output wire [3:0] VAR65,
output wire [VAR38-1:0] VAR113,
output wire VAR25,
input wire VAR98,
input wire [VAR134-1:0] VAR114,
input wire [VAR147-1:0] VAR9,
input wire [1:0] VAR90,
input wire VAR89,
input wire [VAR26-1:0] VAR159,
input wire VAR123,
output wire VAR130,
output wire VAR40,
input wire VAR7,
input wire [31:0] VAR102,
input wire [31:0] VAR144,
output wire [VAR115-1:0] VAR119,
output wire VAR161,
input wire VAR66
);
localparam
VAR72 = VAR19(VAR115),
VAR74 = VAR72 / 8,
VAR128 = VAR86(VAR74),
VAR155 = VAR147,
VAR146 = VAR155 / 8,
VAR55 = VAR86(VAR146),
VAR1 = VAR141 & (32'hffffffff << VAR128);
localparam [3:0]
VAR70 = 4'd0,
VAR8 = 4'd1,
VAR58 = 4'd2,
VAR47 = 4'd3;
localparam
VAR91 = 9'd256,
VAR107 = 16'h1000 >> VAR55;
reg [3:0] state;
reg [3:0] VAR29;
wire [VAR128+31:0] VAR95;
reg [VAR128+31:0] VAR32;
reg [31:0] VAR133;
reg [31:0] VAR54;
reg [8:0] VAR43;
wire [11-VAR55:0] VAR101;
wire [8:0] VAR94;
wire [8:0] VAR73;
wire VAR48;
wire VAR45;
wire [31:0] VAR129;
wire [31:0] VAR2;
wire [31:0] VAR140;
function integer VAR19;
input integer VAR117;
integer VAR71;
begin
VAR71 = 8;
while (VAR71 < VAR117) VAR71 = VAR71 * 2;
VAR19 = VAR71;
end
endfunction
function integer VAR86;
input integer VAR117;
integer VAR83, VAR97;
begin
VAR83 = 0;
VAR97 = 1;
while (VAR97 < VAR117) begin
VAR83 = VAR83 + 1;
VAR97 = VAR97 * 2;
end
VAR86 = VAR83;
end
endfunction
VAR87 #(
.VAR147 ( VAR147 ),
.VAR115 ( VAR115 )
) VAR12 (
.VAR151 ( VAR151 ),
.VAR80 ( VAR80 ),
.VAR9 ( VAR9 ),
.VAR123 ( VAR123 ),
.VAR130 ( VAR130 ),
.VAR119 ( VAR119 ),
.VAR66 ( VAR66 ),
.VAR161 ( VAR161 ),
.VAR48 ( VAR48 ),
.VAR45 ( VAR45 ),
.VAR129 ( VAR129 ),
.VAR2 ( VAR2 ),
.VAR140 ( VAR140 )
);
always @(posedge VAR151) begin
if (~VAR80)
state <= VAR70;
end
else
state <= VAR29;
end
always @ begin
case (state)
VAR50:
if (VAR34 & VAR108)
VAR29 = VAR157;
end
else
VAR29 = VAR50;
VAR157:
if (~VAR34 & VAR79)
VAR29 = VAR50;
else if (VAR34 & ~VAR79)
VAR29 = VAR10;
else
VAR29 = VAR157;
VAR10:
if (VAR79)
VAR29 = VAR157;
else
VAR29 = VAR10;
default:
VAR29 = VAR50;
endcase
end
endmodule
|
lgpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/lsbuf/sky130_fd_sc_lp__lsbuf.behavioral.v
| 1,630 |
module MODULE1 (
VAR3,
VAR10
);
output VAR3;
input VAR10;
supply1 VAR8;
supply1 VAR11 ;
supply0 VAR6 ;
supply1 VAR2;
supply1 VAR12 ;
supply0 VAR7 ;
wire VAR1;
buf VAR9 (VAR1, VAR10 );
VAR4 VAR5 (VAR3 , VAR1, VAR8, VAR6);
endmodule
|
apache-2.0
|
UA3MQJ/fpga-synth
|
modules/note2dds_2st_gen.v
| 1,608 |
module MODULE1(VAR4, VAR1, VAR2);
input wire VAR4;
input wire [6:0] VAR1;
output reg [31:0] VAR2;
reg [31:0] VAR3 [12:0];
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/dlrbp/sky130_fd_sc_lp__dlrbp.functional.pp.v
| 2,072 |
module MODULE1 (
VAR5 ,
VAR6 ,
VAR7,
VAR4 ,
VAR16 ,
VAR17 ,
VAR1 ,
VAR10 ,
VAR8
);
output VAR5 ;
output VAR6 ;
input VAR7;
input VAR4 ;
input VAR16 ;
input VAR17 ;
input VAR1 ;
input VAR10 ;
input VAR8 ;
wire VAR14;
wire VAR9;
not VAR11 (VAR14 , VAR7 );
VAR2 VAR3 VAR13 (VAR9 , VAR4, VAR16, VAR14, , VAR17, VAR1);
buf VAR15 (VAR5 , VAR9 );
not VAR12 (VAR6 , VAR9 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/o2111ai/sky130_fd_sc_lp__o2111ai_2.v
| 2,461 |
module MODULE2 (
VAR3 ,
VAR8 ,
VAR6 ,
VAR10 ,
VAR1 ,
VAR11 ,
VAR5,
VAR2,
VAR7 ,
VAR4
);
output VAR3 ;
input VAR8 ;
input VAR6 ;
input VAR10 ;
input VAR1 ;
input VAR11 ;
input VAR5;
input VAR2;
input VAR7 ;
input VAR4 ;
VAR12 VAR9 (
.VAR3(VAR3),
.VAR8(VAR8),
.VAR6(VAR6),
.VAR10(VAR10),
.VAR1(VAR1),
.VAR11(VAR11),
.VAR5(VAR5),
.VAR2(VAR2),
.VAR7(VAR7),
.VAR4(VAR4)
);
endmodule
module MODULE2 (
VAR3 ,
VAR8,
VAR6,
VAR10,
VAR1,
VAR11
);
output VAR3 ;
input VAR8;
input VAR6;
input VAR10;
input VAR1;
input VAR11;
supply1 VAR5;
supply0 VAR2;
supply1 VAR7 ;
supply0 VAR4 ;
VAR12 VAR9 (
.VAR3(VAR3),
.VAR8(VAR8),
.VAR6(VAR6),
.VAR10(VAR10),
.VAR1(VAR1),
.VAR11(VAR11)
);
endmodule
|
apache-2.0
|
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.