repo_name
stringlengths 6
79
| path
stringlengths 4
249
| size
int64 1.02k
768k
| content
stringlengths 15
207k
| license
stringclasses 14
values |
|---|---|---|---|---|
olgirard/openmsp430
|
fpga/altera_de0_nano_soc/bench/verilog/msp_debug.v
| 14,939 |
module MODULE1 (
VAR94, VAR115, VAR59, VAR69, VAR97, VAR19, VAR36 );
output [8*32-1:0] VAR94; output [8*32-1:0] VAR115; output [31:0] VAR59; output [8*32-1:0] VAR69; output [31:0] VAR97; output [15:0] VAR19; output [8*32-1:0] VAR36;
function [64*8-1:0] VAR37;
input [32*8-1:0] VAR112;
input [32*8-1:0] VAR83;
input [3:0] VAR65;
integer VAR87,VAR26;
begin
VAR37 = 0;
VAR26 = 0;
for ( VAR87=0; VAR87 < 32; VAR87=VAR87+1) begin
VAR37[8*VAR87 +: 8] = VAR83[8*VAR87 +: 8];
if ((VAR83[8*VAR87 +: 8] == 0) && (VAR26 == 0)) VAR26=VAR87;
end
for ( VAR87=0; VAR87 < VAR65; VAR87=VAR87+1) VAR37[8*(VAR26+VAR87) +: 8] = " ";
VAR26=VAR26+VAR65;
for ( VAR87=0; VAR87 < 32; VAR87=VAR87+1) VAR37[8*(VAR26+VAR87) +: 8] = VAR112[8*VAR87 +: 8];
end
endfunction
wire [2:0] VAR70 = VAR71.VAR5.VAR104.VAR23.VAR115;
wire [3:0] VAR7 = VAR71.VAR5.VAR104.VAR23.VAR94;
wire VAR96 = VAR71.VAR5.VAR104.VAR23.VAR10;
wire [15:0] VAR100 = VAR71.VAR5.VAR104.VAR23.VAR43;
wire VAR120 = VAR71.VAR5.VAR104.VAR23.VAR48;
wire [3:0] VAR95 = VAR71.VAR5.VAR104.VAR23.VAR68;
wire [15:0] VAR18 = VAR71.VAR5.VAR104.VAR23.VAR73;
wire VAR11 = VAR71.VAR5.VAR51;
wire VAR53 = VAR71.VAR5.VAR54;
wire [2:0] VAR40 = VAR70;
wire [3:0] VAR111 = VAR7;
wire VAR10 = VAR96;
wire [15:0] VAR43 = VAR100;
wire VAR48 = VAR120;
wire [3:0] VAR68 = VAR95;
wire [15:0] VAR73 = VAR18;
wire VAR51 = VAR11;
wire VAR54 = VAR53;
reg [8*32-1:0] VAR115;
always @(VAR40)
case(VAR40)
3'h0 : VAR115 = "VAR79";
3'h1 : VAR115 = "VAR105";
3'h2 : VAR115 = "VAR61";
3'h3 : VAR115 = "VAR41";
3'h4 : VAR115 = "VAR42";
3'h5 : VAR115 = "VAR56";
default : VAR115 = "VAR31";
endcase
reg [8*32-1:0] VAR94;
always @(VAR111)
case(VAR111)
4'h2 : VAR94 = "VAR90";
4'h1 : VAR94 = "VAR52";
4'h0 : VAR94 = "VAR108";
4'h3 : VAR94 = "VAR114";
4'h4 : VAR94 = "VAR75";
4'h5 : VAR94 = "VAR8";
4'h6 : VAR94 = "VAR45";
4'h7 : VAR94 = "VAR2";
4'h8 : VAR94 = "VAR107";
4'h9 : VAR94 = "VAR74";
4'hA : VAR94 = "VAR85";
4'hB : VAR94 = "VAR9";
4'hC : VAR94 = "VAR13";
4'hD : VAR94 = "VAR56";
default : VAR94 = "VAR39";
endcase
reg [31:0] VAR97;
always @(posedge VAR51 or posedge VAR54)
if (VAR54) VAR97 <= 0;
else if (VAR10) VAR97 <= VAR97+1;
reg [31:0] VAR59;
always @(posedge VAR51 or posedge VAR54)
if (VAR54) VAR59 <= 0;
else if (VAR10) VAR59 <= 0;
else VAR59 <= VAR59+1;
reg [15:0] VAR64;
always @(posedge VAR51 or posedge VAR54)
if (VAR54) VAR64 <= 0;
else if (VAR10) VAR64 <= VAR43;
reg irq;
always @(posedge VAR51 or posedge VAR54)
if (VAR54) irq <= 1'b1;
else if (VAR10) irq <= VAR48;
reg [8*32-1:0] VAR92;
always @(VAR64 or irq)
if (irq)
VAR92 = "VAR20";
else
case(VAR64[15:13])
3'b000 : VAR92 = "VAR50-VAR60";
3'b001 : VAR92 = "VAR13";
default : VAR92 = "VAR30-VAR60";
endcase
reg [8*32-1:0] VAR47;
always @(VAR64 or VAR92 or VAR68)
if (VAR92=="VAR20")
case(VAR68[3:0])
4'b0000 : VAR47 = "VAR20 0";
4'b0001 : VAR47 = "VAR20 1";
4'b0010 : VAR47 = "VAR20 2";
4'b0011 : VAR47 = "VAR20 3";
4'b0100 : VAR47 = "VAR20 4";
4'b0101 : VAR47 = "VAR20 5";
4'b0110 : VAR47 = "VAR20 6";
4'b0111 : VAR47 = "VAR20 7";
4'b1000 : VAR47 = "VAR20 8";
4'b1001 : VAR47 = "VAR20 9";
4'b1010 : VAR47 = "VAR20 10";
4'b1011 : VAR47 = "VAR20 11";
4'b1100 : VAR47 = "VAR20 12";
4'b1101 : VAR47 = "VAR20 13";
4'b1110 : VAR47 = "VAR99";
default : VAR47 = "VAR55";
endcase
else if (VAR92=="VAR50-VAR60")
case(VAR64[15:7])
9'b000100000 : VAR47 = "VAR32";
9'b000100001 : VAR47 = "VAR116";
9'b000100010 : VAR47 = "VAR78";
9'b000100011 : VAR47 = "VAR44";
9'b000100100 : VAR47 = "VAR57";
9'b000100101 : VAR47 = "VAR82";
9'b000100110 : VAR47 = "VAR101";
default : VAR47 = "VAR39";
endcase
else if (VAR92=="VAR13")
case(VAR64[15:10])
6'b001000 : VAR47 = "VAR84";
6'b001001 : VAR47 = "VAR102";
6'b001010 : VAR47 = "VAR16";
6'b001011 : VAR47 = "VAR3";
6'b001100 : VAR47 = "VAR77";
6'b001101 : VAR47 = "VAR22";
6'b001110 : VAR47 = "VAR67";
6'b001111 : VAR47 = "VAR14";
default : VAR47 = "VAR39";
endcase
else if (VAR92=="VAR30-VAR60")
case(VAR64[15:12])
4'b0100 : VAR47 = "VAR88";
4'b0101 : VAR47 = "VAR1";
4'b0110 : VAR47 = "VAR66";
4'b0111 : VAR47 = "VAR17";
4'b1000 : VAR47 = "VAR76";
4'b1001 : VAR47 = "VAR49";
4'b1010 : VAR47 = "VAR58";
4'b1011 : VAR47 = "VAR27";
4'b1100 : VAR47 = "VAR113";
4'b1101 : VAR47 = "VAR6";
4'b1110 : VAR47 = "VAR86";
4'b1111 : VAR47 = "VAR21";
default : VAR47 = "VAR39";
endcase
reg [8*32-1:0] VAR12;
always @(VAR64 or VAR92)
if (VAR92=="VAR20")
VAR12 = "";
else if (VAR92=="VAR50-VAR60")
VAR12 = VAR64[6] ? ".VAR106" : "";
else if (VAR92=="VAR13")
VAR12 = "";
else if (VAR92=="VAR30-VAR60")
VAR12 = VAR64[6] ? ".VAR106" : "";
reg [8*32-1:0] VAR25;
wire [3:0] VAR98 = (VAR92=="VAR50-VAR60") ? VAR64[3:0] : VAR64[11:8];
always @(VAR98 or VAR92)
if (VAR92=="VAR20")
VAR25 = "";
else if (VAR92=="VAR13")
VAR25 = "";
else if ((VAR92=="VAR50-VAR60") || (VAR92=="VAR30-VAR60"))
case(VAR98)
4'b0000 : VAR25 = "VAR91";
4'b0001 : VAR25 = "VAR35";
4'b0010 : VAR25 = "VAR15";
4'b0011 : VAR25 = "VAR119";
4'b0100 : VAR25 = "VAR80";
4'b0101 : VAR25 = "VAR33";
4'b0110 : VAR25 = "VAR103";
4'b0111 : VAR25 = "VAR34";
4'b1000 : VAR25 = "VAR38";
4'b1001 : VAR25 = "VAR72";
4'b1010 : VAR25 = "VAR89";
4'b1011 : VAR25 = "VAR118";
4'b1100 : VAR25 = "VAR63";
4'b1101 : VAR25 = "VAR81";
4'b1110 : VAR25 = "VAR121";
default : VAR25 = "VAR29";
endcase
reg [8*32-1:0] VAR62;
always @(VAR64 or VAR92)
if (VAR92=="VAR20")
VAR62 = "";
else if (VAR92=="VAR50-VAR60")
VAR62 = "";
else if (VAR92=="VAR13")
VAR62 = "";
else if (VAR92=="VAR30-VAR60")
case(VAR64[3:0])
4'b0000 : VAR62 = "VAR91";
4'b0001 : VAR62 = "VAR35";
4'b0010 : VAR62 = "VAR15";
4'b0011 : VAR62 = "VAR119";
4'b0100 : VAR62 = "VAR80";
4'b0101 : VAR62 = "VAR33";
4'b0110 : VAR62 = "VAR103";
4'b0111 : VAR62 = "VAR34";
4'b1000 : VAR62 = "VAR38";
4'b1001 : VAR62 = "VAR72";
4'b1010 : VAR62 = "VAR89";
4'b1011 : VAR62 = "VAR118";
4'b1100 : VAR62 = "VAR63";
4'b1101 : VAR62 = "VAR81";
4'b1110 : VAR62 = "VAR121";
default : VAR62 = "VAR29";
endcase
reg [8*32-1:0] VAR46;
always @(VAR92 or VAR98 or VAR64 or VAR25)
begin
if (VAR92=="VAR20")
VAR46 = "";
end
else if (VAR92=="VAR13")
VAR46 = "";
else if (VAR98==4'h3) case (VAR64[5:4])
2'b11 : VAR46 = "#-1";
2'b10 : VAR46 = "";
2'b01 : VAR46 = "";
default: VAR46 = "";
endcase
else if (VAR98==4'h2) case (VAR64[5:4])
2'b11 : VAR46 = "";
2'b10 : VAR46 = "";
2'b01 : VAR46 = "&VAR4";
default: VAR46 = VAR25;
endcase
else if (VAR98==4'h0) case (VAR64[5:4])
2'b11 : VAR46 = "#VAR117";
2'b10 : VAR46 = VAR37("@", VAR25, 0);
2'b01 : VAR46 = "VAR4";
default: VAR46 = VAR25;
endcase
else case (VAR64[5:4])
2'b11 : begin
VAR46 = VAR37("@", VAR25, 0);
VAR46 = VAR37(VAR46, "+", 0);
end
2'b10 : VAR46 = VAR37("@", VAR25, 0);
2'b01 : begin
VAR46 = VAR37("VAR109(", VAR25, 0);
VAR46 = VAR37(VAR46, ")", 0);
end
default: VAR46 = VAR25;
endcase
end
reg [8*32-1:0] VAR110;
always @(VAR64 or VAR92 or VAR62)
begin
if (VAR92!="VAR30-VAR60")
VAR110 = "";
end
else if (VAR64[3:0]==4'h2) case (VAR64[7])
1'b1 : VAR110 = "&VAR4";
default: VAR110 = VAR62;
endcase
else if (VAR64[3:0]==4'h0) case (VAR64[7])
2'b1 : VAR110 = "VAR4";
default: VAR110 = VAR62;
endcase
else case (VAR64[7])
2'b1 : begin
VAR110 = VAR37("VAR109(", VAR62, 0);
VAR110 = VAR37(VAR110, ")", 0);
end
default: VAR110 = VAR62;
endcase
end
wire [8*32-1:0] VAR36 = VAR47;
reg [8*32-1:0] VAR69;
always @(VAR92 or VAR47 or VAR12 or VAR46 or VAR110)
begin
VAR69 = VAR37(VAR47, VAR12, 0);
VAR69 = VAR37(VAR69, VAR46, 1);
if (VAR92=="VAR30-VAR60")
VAR69 = VAR37(VAR69, ",", 0);
VAR69 = VAR37(VAR69, VAR110, 1);
if (VAR64==16'h4303)
VAR69 = "VAR24";
if (VAR64==VAR93)
VAR69 = "VAR28";
end
reg [15:0] VAR19;
always @(posedge VAR51 or posedge VAR54)
if (VAR54) VAR19 <= 16'h0000;
else if (VAR10) VAR19 <= VAR73;
endmodule
|
bsd-3-clause
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/and3b/sky130_fd_sc_lp__and3b.symbol.v
| 1,307 |
module MODULE1 (
input VAR1,
input VAR3 ,
input VAR7 ,
output VAR5
);
supply1 VAR4;
supply0 VAR6;
supply1 VAR2 ;
supply0 VAR8 ;
endmodule
|
apache-2.0
|
MForever78/CPUFly
|
src/Keyboard_driver.v
| 2,832 |
module MODULE1(clk, reset, VAR7, VAR9, VAR8, VAR5, VAR2);
input clk;
input reset;
input VAR7;
input [7: 0] VAR9;
input VAR5;
output VAR8;
output [31: 0] VAR2;
reg [31: 0] VAR3 = 0;
reg [7: 0] VAR1;
reg [23: 0] VAR6 = 0;
reg VAR4 = 0;
assign VAR2 = {VAR1, VAR6};
assign VAR8 = VAR5;
always @(posedge VAR7) begin
if (VAR9 == 8'hf0)
VAR4 <= 1;
end
else begin
if (!VAR4) begin
VAR3 <= VAR9;
VAR6 <= VAR6 + 1;
end else
VAR4 <= 0;
end
end
always @* begin
case(VAR3)
8'h16: VAR1 = 49; 8'h1E: VAR1 = 50; 8'h26: VAR1 = 51; 8'h25: VAR1 = 52; 8'h2E: VAR1 = 53; 8'h36: VAR1 = 54; 8'h3D: VAR1 = 55; 8'h3E: VAR1 = 56; 8'h46: VAR1 = 57; 8'h45: VAR1 = 48; 8'h4E: VAR1 = 45; 8'h55: VAR1 = 43; 8'h15: VAR1 = 113; 8'h1D: VAR1 = 119; 8'h24: VAR1 = 101; 8'h2D: VAR1 = 114; 8'h2C: VAR1 = 116; 8'h35: VAR1 = 121; 8'h3C: VAR1 = 117; 8'h43: VAR1 = 105; 8'h44: VAR1 = 111; 8'h4D: VAR1 = 112; 8'h54: VAR1 = 91; 8'h5B: VAR1 = 93; 8'h1C: VAR1 = 97; 8'h1B: VAR1 = 115; 8'h23: VAR1 = 100; 8'h2B: VAR1 = 102; 8'h34: VAR1 = 103; 8'h33: VAR1 = 104; 8'h3B: VAR1 = 106; 8'h42: VAR1 = 107; 8'h4B: VAR1 = 108; 8'h4C: VAR1 = 59; 8'h52: VAR1 = 92; 8'h1A: VAR1 = 122; 8'h22: VAR1 = 120; 8'h21: VAR1 = 99; 8'h2A: VAR1 = 118; 8'h32: VAR1 = 98; 8'h31: VAR1 = 110; 8'h3A: VAR1 = 109; 8'h41: VAR1 = 44; 8'h49: VAR1 = 46; 8'h4A: VAR1 = 47; 8'h29: VAR1 = 32; 8'h66: VAR1 = 8; 8'h5A: VAR1 = 10; default: VAR1 = 0;
endcase
end
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/sdfrtp/sky130_fd_sc_lp__sdfrtp.pp.symbol.v
| 1,517 |
module MODULE1 (
input VAR2 ,
output VAR7 ,
input VAR4,
input VAR6 ,
input VAR5 ,
input VAR8 ,
input VAR9 ,
input VAR1 ,
input VAR3 ,
input VAR10
);
endmodule
|
apache-2.0
|
ipburbank/Raster-Laser-Projector
|
src/Raster_Laser_Projector/synthesis/submodules/altera_up_video_dma_control_slave.v
| 6,238 |
module MODULE1 (
clk,
reset,
address,
VAR4,
read,
write,
VAR11,
VAR9,
VAR3,
VAR1,
VAR14
);
parameter VAR5 = 32'h00000000;
parameter VAR7 = 32'h00000000;
parameter VAR16 = 640; parameter VAR17 = 480;
parameter VAR15 = 16'h0809;
parameter VAR8 = 4'h7; parameter VAR10 = 2'h2; parameter VAR12 = 1'b1;
parameter VAR2 = 1'b1;
input clk;
input reset;
input [ 1: 0] address;
input [ 3: 0] VAR4;
input read;
input write;
input [31: 0] VAR11;
input VAR9;
output reg [31: 0] VAR3;
output [31: 0] VAR1;
output reg VAR14;
reg [31: 0] VAR18;
reg [31: 0] VAR6;
reg VAR13;
always @(posedge clk)
begin
if (reset)
VAR3 <= 32'h00000000;
end
else if (read & (address == 2'h0))
VAR3 <= VAR18;
else if (read & (address == 2'h1))
VAR3 <= VAR6;
else if (read & (address == 2'h2))
begin
VAR3[31:16] <= VAR17;
VAR3[15: 0] <= VAR16;
end
else if (read)
begin
VAR3[31:16] <= VAR15;
VAR3[15:12] <= 4'h0;
VAR3[11: 8] <= VAR8;
VAR3[ 7: 6] <= VAR10;
VAR3[ 5: 3] <= 3'h0;
VAR3[ 2] <= VAR14;
VAR3[ 1] <= VAR12;
VAR3[ 0] <= VAR13;
end
end
always @(posedge clk)
begin
if (reset)
begin
VAR18 <= VAR5;
VAR6 <= VAR7;
end
else if (write & (address == 2'h1))
begin
if (VAR4[0])
VAR6[ 7: 0] <= VAR11[ 7: 0];
if (VAR4[1])
VAR6[15: 8] <= VAR11[15: 8];
if (VAR4[2])
VAR6[23:16] <= VAR11[23:16];
if (VAR4[3])
VAR6[31:24] <= VAR11[31:24];
end
else if (VAR13 & VAR9)
begin
VAR18 <= VAR6;
VAR6 <= VAR18;
end
end
always @(posedge clk)
begin
if (reset)
VAR13 <= 1'b0;
end
else if (write & (address == 2'h0))
VAR13 <= 1'b1;
else if (VAR9)
VAR13 <= 1'b0;
end
always @(posedge clk)
begin
if (reset)
VAR14 <= VAR2;
end
else if (write & (address == 2'h3) & VAR4[0])
VAR14 <= VAR11[2];
end
assign VAR1 = VAR18;
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
models/udp_pwrgood_pp_p/sky130_fd_sc_hd__udp_pwrgood_pp_p.symbol.v
| 1,285 |
module MODULE1 (
input VAR1 ,
output VAR3,
input VAR2
);
endmodule
|
apache-2.0
|
CospanDesign/nysa-verilog
|
verilog/wishbone/slave/wb_stepper/rtl/stepper.v
| 7,232 |
module MODULE1 (
input clk,
input rst,
input VAR51,
input VAR48,
input VAR49,
input VAR15,
output VAR11,
output VAR43,
input VAR14,
input VAR57,
input VAR30,
input VAR21,
input VAR44,
input [31:0] VAR59,
output VAR35,
input [31:0] VAR24,
input [31:0] VAR19,
input [31:0] VAR47,
input [31:0] VAR2,
input [31:0] VAR29,
output VAR40,
output VAR4,
output VAR28,
output VAR9
);
wire VAR38;
wire VAR52;
wire VAR17;
wire VAR34;
wire VAR61;
wire VAR37;
wire VAR32;
wire VAR60;
wire VAR22;
wire [31:0] VAR25;
wire VAR12;
wire [31:0] VAR50;
wire [31:0] VAR13;
wire [31:0] VAR5;
wire [31:0] VAR46;
wire VAR39;
wire VAR33;
wire VAR16;
wire VAR20;
wire VAR55;
wire VAR23;
wire VAR10;
wire VAR31;
wire VAR18;
wire VAR36;
wire VAR27;
wire VAR6;
wire VAR41;
wire [31:0] VAR26;
wire [31:0] VAR8;
wire [31:0] VAR58;
wire [31:0] VAR53;
wire [31:0] VAR56;
wire VAR1;
wire VAR42;
wire VAR7;
wire VAR3;
VAR54 VAR45(
.clk (clk ),
.rst (rst ),
.VAR49 (VAR38 ),
.VAR11 (VAR17 ),
.VAR15 (VAR52 ),
.VAR43 (VAR34 ),
.VAR14 (VAR61 ),
.VAR57 (VAR37 ),
.VAR30 (VAR32 ),
.VAR21 (VAR60 ),
.VAR44 (VAR22 ),
.VAR59 (VAR25 ),
.VAR35 (VAR12 ),
.VAR24 (VAR50 ),
.VAR19 (VAR13 ),
.VAR47 (VAR5 ),
.VAR2 (VAR2 ),
.VAR29 (VAR46),
.VAR40 (VAR39 ),
.VAR4 (VAR33 ),
.VAR28 (VAR16 ),
.VAR9 (VAR20 )
);
assign VAR61 = VAR14;
assign VAR37 = VAR57;
assign VAR32 = VAR30;
assign VAR22 = VAR44;
assign VAR60 = VAR21;
assign VAR38 = (VAR51) ? VAR49 :
1'b0;
assign VAR35 = (VAR51) ? VAR12 :
1'b0;
assign VAR52 = (VAR51) ? VAR15 :
1'b0;
assign VAR25 = (VAR51) ? VAR59 :
1'b0;
assign VAR50 = (VAR51) ? VAR24 :
1'b0;
assign VAR13 = (VAR51) ? VAR19 :
1'b0;
assign VAR5 = (VAR51) ? VAR47 :
1'b0;
assign VAR46 = (VAR51) ? VAR29 :
1'b0;
assign VAR11 = (VAR51) ? VAR17 :
(VAR48) ? VAR23 :
1'b0;
assign VAR43 = (VAR51) ? VAR34 :
(VAR48) ? VAR31 :
1'b0;
assign VAR40 = (VAR51) ? VAR39 :
(VAR48) ? VAR1 :
1'b0;
assign VAR4 = (VAR51) ? VAR33 :
(VAR48) ? VAR42 :
1'b0;
assign VAR28 = (VAR51) ? VAR16 :
(VAR48) ? VAR7 :
1'b0;
assign VAR9 = (VAR51) ? VAR20 :
(VAR48) ? VAR3 :
1'b0;
assign VAR23 = 1'b0;
assign VAR31 = 1'b0;
assign VAR1 = 1'b0;
assign VAR42 = 1'b0;
assign VAR7 = 1'b0;
assign VAR3 = 1'b0;
endmodule
|
mit
|
r2t2sdr/r2t2
|
fpga/modules/cores/axis_histogram_v1_0/src/axis_histogram.v
| 2,807 |
module MODULE1 #
(
parameter integer VAR2 = 16,
parameter integer VAR1 = 32,
parameter integer VAR22 = 14
)
(
input wire VAR9,
input wire VAR5,
output wire VAR17,
input wire [VAR2-1:0] VAR14,
input wire VAR12,
output wire VAR7,
output wire VAR6,
output wire [VAR22-1:0] VAR16,
output wire [VAR1-1:0] VAR15,
input wire [VAR1-1:0] VAR11,
output wire VAR8
);
reg [VAR22-1:0] VAR18, VAR13;
reg [1:0] VAR3, VAR21;
reg VAR20, VAR10;
reg VAR24, VAR4;
reg VAR23, VAR19;
always @(posedge VAR9)
begin
if(~VAR5)
begin
VAR18 <= {(VAR22){1'b0}};
VAR3 <= 2'd0;
VAR20 <= 1'b0;
VAR24 <= 1'b1;
VAR23 <= 1'b1;
end
else
begin
VAR18 <= VAR13;
VAR3 <= VAR21;
VAR20 <= VAR10;
VAR24 <= VAR4;
VAR23 <= VAR19;
end
end
always @*
begin
VAR13 = VAR18;
VAR21 = VAR3;
VAR10 = VAR20;
VAR4 = VAR24;
VAR19 = VAR23;
case(VAR3)
0:
begin
VAR13 = VAR18 + 1'b1;
if(&VAR18)
begin
VAR10 = 1'b1;
VAR4 = 1'b0;
VAR19 = 1'b0;
VAR21 = 2'd1;
end
end
1:
begin
if(VAR12)
begin
VAR13 = VAR14[VAR22-1:0];
VAR10 = 1'b0;
VAR21 = 2'd2;
end
end
2:
begin
VAR4 = 1'b1;
VAR21 = 2'd3;
end
3:
begin
VAR10 = 1'b1;
VAR4 = 1'b0;
VAR21 = 2'd1;
end
endcase
end
assign VAR17 = VAR20;
assign VAR7 = VAR9;
assign VAR6 = ~VAR5;
assign VAR16 = VAR24 ? VAR18 : VAR14[VAR22-1:0];
assign VAR15 = VAR23 ? {(VAR1){1'b0}} : (VAR11 + 1'b1);
assign VAR8 = VAR23 ? 1'b1 : (VAR24 & ~&VAR11);
endmodule
|
gpl-3.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0
|
cells/addh/gf180mcu_fd_sc_mcu7t5v0__addh_4.behavioral.pp.v
| 1,568 |
module MODULE1( VAR1, VAR3, VAR6, VAR4, VAR8, VAR5 );
input VAR1, VAR3;
inout VAR8, VAR5;
output VAR6, VAR4;
VAR2 VAR7(.VAR1(VAR1),.VAR3(VAR3),.VAR6(VAR6),.VAR4(VAR4),.VAR8(VAR8),.VAR5(VAR5));
VAR2 VAR9(.VAR1(VAR1),.VAR3(VAR3),.VAR6(VAR6),.VAR4(VAR4),.VAR8(VAR8),.VAR5(VAR5));
|
apache-2.0
|
iafnan/es2-hardwaresecurity
|
or1200/rtl/verilog/or1200/or1200_spram_32x24.v
| 8,185 |
module MODULE1(
VAR15, VAR25, VAR27,
clk, rst, VAR26, VAR7, VAR8, addr, VAR18, VAR21
);
parameter VAR13 = 5;
parameter VAR24 = 24;
input VAR15;
input [VAR9 - 1:0] VAR27;
output VAR25;
input clk; input rst; input VAR26; input VAR7; input VAR8; input [VAR13-1:0] addr; input [VAR24-1:0] VAR18; output [VAR24-1:0] VAR21;
wire [31:24] VAR3;
wire [31:24] VAR3;
VAR19 VAR2(
.VAR14(clk),
.VAR1(rst),
.VAR16({3'h0, addr}),
.VAR29(VAR18[15:0]),
.VAR6(VAR26),
.VAR12(VAR7),
.VAR22(VAR21[15:0])
);
VAR19 VAR23(
.VAR14(clk),
.VAR1(rst),
.VAR16({3'h0, addr}),
.VAR29({8'h00, VAR18[23:16]}),
.VAR6(VAR26),
.VAR12(VAR7),
.VAR22({VAR3, VAR21[23:16]})
);
VAR17 VAR10(
.VAR14(clk),
.VAR4(rst),
.VAR16({4'b0000, addr}),
.VAR29({8'h00, VAR18}),
.VAR20(4'h0),
.VAR6(VAR26),
.VAR12(VAR7),
.VAR22({VAR3, VAR21}),
.VAR28()
);
reg [VAR24-1:0] VAR11 [(1<<VAR13)-1:0]; reg [VAR13-1:0] VAR5;
assign VAR21 = (VAR8) ? VAR11[VAR5] : {VAR24{1'b0}};
always @(posedge clk or posedge rst)
if (rst)
VAR5 <= {VAR13{1'b0}};
else if (VAR26)
VAR5 <= addr;
always @(posedge clk)
if (VAR26 && VAR7)
VAR11[addr] <= VAR18;
endmodule
|
gpl-3.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0
|
cells/dffnq/gf180mcu_fd_sc_mcu9t5v0__dffnq_1.behavioral.pp.v
| 2,214 |
module MODULE1( VAR2, VAR13, VAR4, VAR11, VAR12 );
input VAR2, VAR13;
inout VAR11, VAR12;
output VAR4;
reg VAR10;
VAR3 VAR1(.VAR2(VAR2),.VAR13(VAR13),.VAR4(VAR4),.VAR11(VAR11),.VAR12(VAR12),.VAR10(VAR10));
VAR3 VAR7(.VAR2(VAR2),.VAR13(VAR13),.VAR4(VAR4),.VAR11(VAR11),.VAR12(VAR12),.VAR10(VAR10));
not VAR8(VAR5,VAR13);
buf VAR9(VAR6,VAR13);
|
apache-2.0
|
markusC64/1541ultimate2
|
fpga/nios_c5/nios/synthesis/submodules/nios_mem_if_ddr2_emif_0_p0_read_valid_selector.v
| 2,321 |
module MODULE1(
VAR13,
VAR17,
VAR23,
VAR8,
VAR2,
VAR6
);
parameter VAR14 = "";
localparam VAR15 = 2**VAR14;
input VAR13;
input VAR17;
input [VAR15-1:0] VAR23;
input [VAR14-1:0] VAR8;
output VAR2;
output VAR6;
wire [VAR15-1:0] VAR18;
reg [VAR15-1:0] VAR11;
reg VAR2;
reg VAR3;
reg VAR6;
wire [VAR15-1:0] VAR21;
VAR12 VAR22(
.VAR1 (VAR8),
.VAR7 (VAR18)
,
.VAR9 (),
.VAR4 (),
.VAR19 (),
.enable ()
);
always @(posedge VAR17 or negedge VAR13)
begin
if (~VAR13)
VAR11 <= {VAR15{1'b0}};
end
else
VAR11 <= VAR18;
end
assign VAR21 = VAR11 & VAR23;
always @(posedge VAR17 or negedge VAR13)
begin
if (~VAR13)
begin
VAR2 <= 1'b0;
VAR6 <= 1'b0;
end
else
begin
VAR2 <= |VAR21;
VAR6 <= |VAR21;
end
end
endmodule
|
gpl-3.0
|
efabless/openlane
|
designs/s44/src/lut_s44.v
| 1,243 |
module MODULE1 #(
parameter VAR2=8
) (
input [6:0] addr,
output out,
input VAR3,
input VAR10,
input [VAR2-1:0] VAR5,
output [VAR2-1:0] VAR1
);
wire VAR8;
wire [VAR2-1:0] VAR4;
lut #(.VAR7(4)) VAR9 (
.addr(addr[6:3]),
.out(VAR8),
.VAR3(VAR3),
.VAR10(VAR10),
.VAR5(VAR5),
.VAR1(VAR4)
);
lut #(.VAR7(4)) VAR6 (
.addr({VAR8, addr[2:0]}),
.out(out),
.VAR3(VAR3),
.VAR10(VAR10),
.VAR5(VAR4),
.VAR1(VAR1)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/a31o/sky130_fd_sc_lp__a31o_m.v
| 2,334 |
module MODULE2 (
VAR2 ,
VAR7 ,
VAR1 ,
VAR4 ,
VAR11 ,
VAR5,
VAR9,
VAR3 ,
VAR10
);
output VAR2 ;
input VAR7 ;
input VAR1 ;
input VAR4 ;
input VAR11 ;
input VAR5;
input VAR9;
input VAR3 ;
input VAR10 ;
VAR8 VAR6 (
.VAR2(VAR2),
.VAR7(VAR7),
.VAR1(VAR1),
.VAR4(VAR4),
.VAR11(VAR11),
.VAR5(VAR5),
.VAR9(VAR9),
.VAR3(VAR3),
.VAR10(VAR10)
);
endmodule
module MODULE2 (
VAR2 ,
VAR7,
VAR1,
VAR4,
VAR11
);
output VAR2 ;
input VAR7;
input VAR1;
input VAR4;
input VAR11;
supply1 VAR5;
supply0 VAR9;
supply1 VAR3 ;
supply0 VAR10 ;
VAR8 VAR6 (
.VAR2(VAR2),
.VAR7(VAR7),
.VAR1(VAR1),
.VAR4(VAR4),
.VAR11(VAR11)
);
endmodule
|
apache-2.0
|
SiLab-Bonn/basil
|
basil/firmware/modules/gpac_adc_rx/gpac_adc_rx_core.v
| 6,950 |
module MODULE1 #(
parameter VAR12 = 16,
parameter [1:0] VAR55 = 0,
parameter [0:0] VAR6 = 0
) (
input wire VAR74,
input wire [13:0] VAR9,
input wire VAR64,
input wire VAR84,
input wire VAR85,
output wire VAR19,
output wire [31:0] VAR7,
input wire VAR83,
input wire [VAR12-1:0] VAR30,
input wire [7:0] VAR4,
output reg [7:0] VAR78,
input wire VAR15,
input wire VAR8,
input wire VAR70,
output wire VAR44
);
localparam VAR86 = 1;
wire VAR46;
assign VAR46 = (VAR30==0 && VAR8);
wire VAR63;
assign VAR63 = VAR15 | VAR46;
reg [7:0] VAR49 [15:0];
always @(posedge VAR83) begin
if(VAR63) begin
VAR49[0] <= 0;
VAR49[1] <= 0;
VAR49[2] <= 8'b00000000; VAR49[3] <= 0;
VAR49[4] <= 0;
VAR49[5] <= 0;
VAR49[6] <= 1;
VAR49[7] <= 0;
VAR49[8] <= 0;
end
else if(VAR8 && VAR30 < 16)
VAR49[VAR30[3:0]] <= VAR4;
end
wire VAR26;
assign VAR26 = (VAR30==1 && VAR8);
wire VAR21;
assign VAR21 = VAR49[2][0];
wire VAR41;
assign VAR41 = VAR49[2][1];
wire VAR75;
assign VAR75 = VAR49[2][2];
wire [23:0] VAR56;
assign VAR56 = {VAR49[5], VAR49[4], VAR49[3]};
wire [7:0] VAR79 = VAR49[6];
wire [7:0] VAR42 = VAR49[7];
reg [7:0] VAR16;
assign VAR44 = VAR16 != 0;
reg VAR67;
wire [7:0] VAR20;
assign VAR20 = VAR49[VAR30[3:0]];
always @(posedge VAR83) begin
if(VAR70) begin
if(VAR30 == 0)
VAR78 <= VAR86;
end
else if(VAR30 == 1)
VAR78 <= {7'b0, VAR67};
end
else if(VAR30 == 8)
VAR78 <= VAR16;
else if(VAR30 < 16)
VAR78 <= VAR20;
end
end
wire VAR61;
VAR69 VAR88 (.VAR40(VAR83), .VAR62(VAR63), .VAR89(VAR74), .VAR76(VAR61));
wire VAR51;
VAR90 VAR29 (.VAR40(VAR83), .VAR62(VAR26), .VAR89(VAR74), .VAR76(VAR51));
wire VAR60;
VAR50 VAR27 (.VAR40(VAR74), .in(VAR64), .out(VAR60));
reg [7:0] VAR39;
always @(posedge VAR83) begin
if(VAR63)
VAR39 <= 120;
end
else if(VAR39 != 100)
VAR39 <= VAR39 +1;
end
wire VAR66;
assign VAR66 = VAR39[7];
reg VAR1;
always @(posedge VAR74) begin
if(VAR61)
VAR1 <= 0;
end
else if(VAR51)
VAR1 <= 1;
else if (VAR60)
VAR1 <= 0;
end
wire VAR80;
assign VAR80 = (VAR21 ? (VAR1 && VAR60) : VAR51) || ( VAR41 && VAR84);
reg [23:0] VAR73;
always @(posedge VAR74) begin
if(VAR61)
VAR73 <= 0;
end
else if(VAR80 && (VAR73 > VAR56 || VAR73 == 0))
VAR73 <= 1;
else if(VAR73 != 24'hffffff && VAR73 > 0 && VAR56 != 0)
VAR73 <= VAR73 + 1;
end
wire VAR18;
assign VAR18 = VAR73 > VAR56;
reg VAR17;
always @ begin
VAR24 = VAR25 - VAR42;
VAR11 = VAR42 == 0 ? VAR9 : VAR72;
end
always @(posedge VAR74) begin
VAR32 <= VAR11;
VAR13 <= VAR64;
end
wire VAR5, VAR52, VAR10;
assign VAR10 = VAR17 && VAR14;
wire VAR68;
reg VAR23;
always @(posedge VAR74) begin
if(VAR61)
VAR16 <= 0;
end
else if (VAR16!=8'hff && VAR68 && VAR23)
VAR16 <= VAR16 +1;
end
reg [31:0] VAR2;
always @(*) begin
if(VAR75)
VAR2 = {VAR6, VAR55, VAR41 ? VAR73 == 1 : VAR64, 14'b0, VAR11};
end
else
VAR2 = {VAR6, VAR55, VAR13, VAR32, VAR11};
if(VAR75)
VAR23 = VAR17;
else
VAR23 = VAR10;
end
wire [31:0] VAR81;
VAR3 #(
.VAR58(32),
.VAR36(3)
) VAR34 (
.VAR57(VAR81),
.VAR68(VAR68),
.VAR31(VAR52),
.VAR71(VAR2), .VAR54(VAR23),
.VAR37(VAR74),
.VAR87(VAR66),
.VAR22(!VAR5),
.VAR77(VAR83),
.VAR59(VAR66)
);
VAR35 #(
.VAR82(32),
.VAR48(1024)
) VAR45 (
.clk(VAR83),
.reset(VAR66 | VAR15),
.write(!VAR52),
.read(VAR85),
.VAR28(VAR81),
.VAR53(VAR5),
.VAR47(VAR19),
.VAR38(VAR7[31:0]),
.VAR33()
);
wire VAR65;
VAR90 VAR43 (.VAR40(VAR74), .VAR62(VAR18), .VAR89(VAR83), .VAR76(VAR65));
always @(posedge VAR83)
if(VAR63)
VAR67 <= 1;
else if(VAR26)
VAR67 <= 0;
else if(VAR65)
VAR67 <= 1;
endmodule
|
bsd-3-clause
|
jotego/jt12
|
hdl/jt12_eg_final.v
| 1,641 |
module MODULE1(
input [ 6:0] VAR11,
input VAR5,
input [ 1:0] VAR1,
input [ 6:0] VAR8,
input [ 9:0] VAR3,
input VAR6,
output reg [9:0] VAR10
);
reg [ 8:0] VAR7;
reg [11:0] VAR12;
reg [11:0] VAR4;
reg [ 5:0] VAR9;
reg [ 9:0] VAR2;
always @ begin
casez( {VAR5, VAR1 } )
default: VAR7 = 9'd0;
3'b101: VAR7 = { 5'd0, VAR9[5:2] };
3'b110: VAR7 = { 3'd0, VAR9 };
3'b111: VAR7 = { 2'd0, VAR9, 1'b0 };
endcase
VAR2 = VAR6 ? (10'h200-VAR3) : VAR3;
VAR12 = { 1'b0, VAR8, 3'd0 } + {1'b0, VAR2}; VAR4 = VAR12 + { 3'd0, VAR7 };
end
always @(*)
VAR10 = VAR4[11:10]==2'd0 ? VAR4[9:0] : 10'h3ff;
endmodule MODULE1
|
gpl-3.0
|
omicronns/studies-sys-rek
|
de1-soc-proc/src/proc/idecoder.v
| 1,223 |
module MODULE1(
input VAR4,
input [31:0] VAR11,
output VAR15,
output VAR5,
output VAR16,
output VAR6,
output [1:0] VAR13,
output [2:0] VAR9,
output VAR14,
output VAR3,
output VAR17,
output [3:0] VAR10,
output [3:0] VAR2,
output [3:0] VAR12,
output [7:0] VAR7
);
wire VAR1;
wire VAR8;
assign VAR1 = VAR11[27];
assign VAR8 = VAR11[28];
assign VAR15 = VAR11[16];
assign VAR5 = VAR11[17];
assign VAR16 = VAR11[18];
assign VAR6 = VAR11[19];
assign VAR13 = VAR11[21:20];
assign VAR9 = VAR11[24:22];
assign VAR14 = VAR11[25];
assign VAR3 = VAR11[26];
assign VAR17 = (VAR1 && VAR4) || (VAR8 && ~VAR4);
assign VAR10 = VAR11[15:12];
assign VAR2 = VAR11[11:8];
assign VAR12 = VAR11[11:8];
assign VAR7 = VAR11[7:0];
endmodule
|
mit
|
shailcoolboy/Warp-Trinity
|
edk_user_repository/WARP/pcores/eeprom_v1_07_a/hdl/verilog/clk_prescaler.v
| 5,730 |
module MODULE1(
VAR22, VAR1, VAR2, VAR12, VAR15, VAR7, VAR11, VAR16, VAR5);
input VAR22;
input VAR1; input VAR2; input VAR12; input VAR15; input VAR7;
input VAR11; input VAR16;
output VAR5;
wire VAR22;
wire VAR7;
wire VAR11;
wire VAR16;
wire VAR2;
wire VAR12;
wire VAR15;
wire VAR25; wire VAR5; reg VAR4; reg VAR10; reg VAR6;
reg [6:0] VAR21;
reg [2:0] VAR9;
parameter [2:0] VAR14=3'b000, VAR20=3'b001, VAR24=3'b010, VAR23=3'b011, VAR17=3'b100,
VAR8=3'b101, VAR18=3'b110;
wire VAR3 = VAR7 || !VAR1;
always @(posedge VAR3 or posedge VAR22)
if(VAR3)
VAR9 <= VAR14;
else
case(VAR9)
VAR14: VAR9 <= VAR20;
VAR20: VAR9 <= VAR24;
VAR24: if(VAR11 && !VAR16)
VAR9 <= VAR14;
else
VAR9 <= VAR23;
VAR23: VAR9 <= VAR17;
VAR17: if(!VAR11 && VAR16)
VAR9 <= VAR14;
else
VAR9 <= VAR8;
VAR8: VAR9 <= VAR18;
VAR18: VAR9 <= VAR14;
default: VAR9<=VAR14;
endcase
reg VAR26;
always @(posedge VAR7 or posedge VAR22)
if (VAR7)
VAR6<=1;
else
VAR6 <= (!VAR9[0] && !VAR9[1]
&& !VAR9[2]);
always @(posedge VAR7 or negedge VAR22)
if (VAR7)
VAR26 <= 1'b1;
else
VAR26 <= VAR1 && ((!VAR11 && !VAR16) || (VAR9[2:0] == 3'b000));
assign VAR25 = VAR26 & VAR22;
always @(posedge VAR7 or posedge VAR22)
if (VAR7)
VAR21 <= 7'h00;
else if (VAR26)
VAR21 <= VAR21 + 1;
reg VAR13;
always @(posedge VAR7 or negedge VAR22)
if (VAR7)
VAR13 <= 1'b1;
else
case ({VAR15, VAR12, VAR2})
3'b000 : VAR13 <= VAR1;
3'b001 : VAR13 <= ~VAR21[0];
3'b010 : VAR13 <= (VAR21[1:0] == 2'h1);
3'b011 : VAR13 <= (VAR21[2:0] == 3'h3);
3'b100 : VAR13 <= (VAR21[3:0] == 4'h7);
3'b101 : VAR13 <= (VAR21[4:0] == 5'h0f);
3'b110 : VAR13 <= (VAR21[5:0] == 6'h1f);
3'b111 : VAR13 <= (VAR21[6:0] == 7'h3f);
endcase
reg VAR19;
always @(negedge VAR22)
if(!VAR26)
VAR19 <= 1'b0;
else
VAR19 <= VAR13;
assign VAR5 = (!VAR19 && VAR13);
endmodule
|
bsd-2-clause
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/lpflow_clkinvkapwr/sky130_fd_sc_hd__lpflow_clkinvkapwr.symbol.v
| 1,366 |
module MODULE1 (
input VAR1,
output VAR4
);
supply1 VAR7;
supply1 VAR6 ;
supply0 VAR2 ;
supply1 VAR5 ;
supply0 VAR3 ;
endmodule
|
apache-2.0
|
rbarzic/amba_components
|
ahb_to_ssram/rtl/verilog/ahb_to_ssram.v
| 6,263 |
module MODULE1 (
VAR28, VAR18, VAR36, VAR29, VAR33, VAR23,
VAR20, VAR34, VAR32,
VAR13, VAR11, VAR41, VAR8, VAR5, VAR40, VAR25, VAR1, VAR26,
VAR12
);
parameter VAR21 = 12;
localparam VAR24 = 1;
localparam VAR17 = 2;
localparam VAR38 = 0;
input wire VAR13; input wire VAR11; input wire VAR41; input wire [VAR21-1:0] VAR8; input wire [1:0] VAR5; input wire [2:0] VAR40; input wire VAR25; input wire [31:0] VAR1; input wire VAR26; output reg VAR28; output wire [31:0] VAR18; output wire VAR36;
output [VAR21-1:0] VAR29;
output VAR33;
output [3:0] VAR23;
output [3:0] VAR20;
output VAR34;
input [31:0] VAR12;
output [31:0] VAR32;
reg [3:0] VAR31;
reg [3:0] VAR6;
reg VAR2;
reg VAR4;
reg [VAR21-1:0] VAR27;
reg VAR19;
reg VAR37;
reg VAR10;
reg VAR39;
always @* begin
VAR19 = 0;
VAR37 = 0;
VAR10 = 0;
VAR39 = 0;
case(VAR5[1:0])
VAR3 : begin
VAR19 = 1'b1;
end
VAR35 : begin
VAR37 = 1'b1;
end
VAR43 : begin
VAR10 = 1'b1;
end
VAR9 : begin
VAR39 = 1'b1;
end
endcase
end
assign VAR15 = VAR19 || VAR37;
assign VAR42 = VAR15 & VAR41 & VAR26 & (~VAR25);
assign VAR7 = VAR15 & VAR41 & VAR26 & VAR25;
assign VAR16 = VAR42 | VAR7;
always @(VAR8 or VAR40 or VAR16) begin
VAR31 = 4'b1111;
if (VAR16) begin
case(VAR40[2:0])
VAR22 : begin
case(VAR8[1:0])
0 : begin
VAR31 = 4'b0001;
end
1 : begin
VAR31 = 4'b0010;
end
2 : begin
VAR31 = 4'b0100;
end
3 : begin
VAR31 = 4'b1000;
end
default: begin
end
endcase
end
VAR14 : begin
VAR31 = VAR8[1] ? 4'b1100 : 4'b0011;
end
VAR30 : begin
VAR31 = 4'b1111;
end
default: begin
VAR31 = 4'b1111;
end
endcase
end
end
always @(posedge VAR13 or negedge VAR11) begin
if(VAR11 == 1'b0) begin
VAR6 <= 4'h0;
VAR27 <= {VAR21{1'b0}};
VAR4 <= 1'h0;
end
else begin
if(VAR26 && VAR28) begin
VAR6 <= VAR31;
VAR4 <= VAR7;
VAR27 <= VAR8; end
end
end
always @(posedge VAR13 or negedge VAR11) begin
if(VAR11 == 1'b0) begin
VAR28 <= 1'b1;
end
else begin
VAR28 <= !(VAR4 & VAR42);
end
end
assign VAR29 = VAR4 ? VAR27 : VAR8;
assign VAR33 = VAR42 | VAR4;
assign VAR34 = VAR4;
assign VAR20 = VAR6 & {4{VAR4}};
assign VAR23 = VAR6 & {4{VAR33}};
assign VAR32 = VAR1;
assign VAR18 = VAR12;
assign VAR36 = 1'b0;
endmodule
|
gpl-2.0
|
trivoldus28/pulsarch-verilog
|
design/sys/edk_bee3/pcores/aurora_201_pcore_v1_00_a/hdl/verilog/aurora_201_aurora_lane.v
| 10,106 |
module MODULE1
(
VAR17,
VAR64,
VAR9,
VAR47,
VAR49,
VAR37,
VAR10,
VAR30,
VAR20,
VAR45,
VAR46,
VAR19,
VAR54,
VAR50,
VAR53,
VAR28,
VAR65,
VAR61,
VAR48,
VAR18,
VAR44,
VAR60,
VAR59,
VAR2,
VAR36,
VAR62,
VAR43,
VAR15,
VAR8,
VAR34,
VAR63,
VAR6,
VAR35,
VAR5,
VAR29,
VAR4,
VAR31,
VAR32
);
input [15:0] VAR17; input [1:0] VAR64; input [1:0] VAR9; input [1:0] VAR47; input [1:0] VAR49; input [5:0] VAR37; input VAR10; input VAR30; input VAR20; output VAR45; output VAR46; output [1:0] VAR19; output [15:0] VAR54; output VAR50;
output VAR53;
input VAR28; input VAR65; input VAR61; input [0:15] VAR48; input VAR18; input VAR44;
output VAR60; output [0:15] VAR59; output VAR2; output VAR36; output VAR62;
input VAR43; input [0:1] VAR15; input [0:1] VAR8; input [0:1] VAR34; output VAR63; output VAR6; output VAR35; output VAR5; output [0:1] VAR29; output VAR4;
input VAR31; input VAR32;
wire VAR55;
wire [0:1] VAR3;
wire [0:1] VAR12;
wire VAR14;
wire VAR57;
wire VAR26;
wire VAR21;
wire VAR33;
wire VAR52;
VAR41 VAR11
(
.VAR64(VAR64),
.VAR9(VAR9),
.VAR49(VAR49),
.VAR20(VAR20),
.VAR46(VAR46),
.VAR50(VAR50),
.VAR45(VAR45),
.VAR53(VAR53),
.VAR15(VAR55),
.VAR66(VAR3),
.VAR1(VAR12),
.VAR27(VAR14),
.VAR23(VAR57),
.VAR24(VAR26),
.VAR40(VAR33),
.VAR25(VAR52),
.VAR16(VAR21),
.VAR63(VAR63),
.VAR31(VAR31),
.VAR32(VAR32)
);
VAR22 VAR56
(
.VAR37(VAR37),
.VAR5(VAR5),
.VAR31(VAR31)
);
VAR51 VAR42
(
.VAR28(VAR28),
.VAR65(VAR65),
.VAR61(VAR61),
.VAR48(VAR48),
.VAR18(VAR18),
.VAR44(VAR44),
.VAR43(VAR43),
.VAR15(VAR15),
.VAR8(VAR8),
.VAR34(VAR34),
.VAR58(VAR55),
.VAR66(VAR3),
.VAR1(VAR12),
.VAR19({VAR19[0],VAR19[1]}),
.VAR54({VAR54[7:0],VAR54[15:8]}),
.VAR31(VAR31)
);
VAR39 VAR38
(
.VAR60(VAR60),
.VAR59(VAR59),
.VAR2(VAR2),
.VAR36(VAR36),
.VAR62(VAR62),
.VAR40(VAR33),
.VAR27(VAR14),
.VAR23(VAR57),
.VAR24(VAR26),
.VAR29(VAR29),
.VAR4(VAR4),
.VAR17({VAR17[7:0],VAR17[15:8]}),
.VAR47({VAR47[0],VAR47[1]}),
.VAR49({VAR49[0],VAR49[1]}),
.VAR31(VAR31),
.VAR32(VAR32)
);
VAR7 VAR13
(
.VAR16(VAR21),
.VAR25(VAR52),
.VAR6(VAR6),
.VAR35(VAR35),
.VAR10(VAR10),
.VAR9({VAR9[0],VAR9[1]}),
.VAR64({VAR64[0],VAR64[1]}),
.VAR30(VAR30),
.VAR20(VAR20),
.VAR31(VAR31)
);
endmodule
|
gpl-2.0
|
trivoldus28/pulsarch-verilog
|
design/sys/iop/sparc/ifu/rtl/sparc_ifu_dcl.v
| 27,916 |
module MODULE1(
VAR151, VAR12, VAR99,
VAR6, VAR14, VAR155,
VAR160, VAR55, VAR94,
VAR135, VAR82,
VAR91, VAR158,
VAR68, VAR50,
VAR170, VAR156,
VAR159, VAR116, VAR75,
VAR112, VAR87, VAR177, VAR67, VAR3, VAR24,
VAR180, VAR85, VAR19,
VAR53, VAR169, VAR2,
VAR92, VAR7, VAR111, VAR49,
VAR171, VAR79, VAR37,
VAR150, VAR108, VAR137
);
input VAR112,
VAR87,
VAR177,
VAR67;
input [7:0] VAR3;
input VAR24, VAR180;
input [7:0] VAR85;
input [3:0] VAR19;
input VAR53;
input [3:0] VAR169,
VAR2;
input [3:0] VAR92; input [7:0] VAR7;
input [1:0] VAR111;
input [5:0] VAR49;
input VAR171; input [2:0] VAR79; input VAR37;
input VAR150;
input VAR108;
input VAR137;
output VAR151,
VAR12,
VAR99,
VAR6;
output VAR14;
output VAR155;
output VAR160,
VAR55;
output VAR94;
output VAR135;
output VAR82, VAR91,
VAR158,
VAR68;
output VAR50, VAR170,
VAR156,
VAR159;
output VAR116;
output VAR75;
wire [7:0] VAR163,
VAR172;
wire VAR43;
wire VAR81,
VAR141,
VAR129,
VAR35;
wire [3:0] VAR103,
VAR18,
VAR96;
wire VAR128,
VAR32;
wire [3:0] VAR122;
wire VAR9,
VAR114;
wire VAR126;
wire VAR84,
VAR20;
wire [3:0] VAR13,
VAR109;
wire [3:0] VAR178;
wire [3:0] VAR127,
VAR30;
wire [1:0] VAR46;
wire [3:0] VAR133;
wire [1:0] VAR83;
wire [7:0] VAR5;
wire [7:0] VAR62,
VAR148,
VAR16,
VAR119,
VAR27,
VAR10,
VAR4,
VAR123;
wire VAR139,
VAR115,
VAR8,
VAR41;
wire [3:0] VAR149,
VAR113;
wire [1:0] VAR21;
wire [5:0] VAR63;
wire VAR28,
VAR145,
VAR105,
VAR168,
VAR89,
VAR174,
VAR38,
VAR66,
VAR167,
VAR153,
VAR59,
VAR51,
VAR93,
VAR33,
VAR31,
VAR154,
VAR58;
wire VAR88,
VAR65,
VAR61,
VAR130,
VAR161,
VAR57,
VAR144,
VAR86,
VAR47,
VAR98,
VAR176;
wire clk;
assign clk = VAR112;
VAR110 #(2) VAR70(.din (VAR111),
.clk (clk),
.VAR152 (VAR21),
.VAR87 (VAR87), .VAR177(), .VAR75());
VAR110 #(6) VAR29(.din (VAR49),
.clk (clk),
.VAR152 (VAR63),
.VAR87 (VAR87), .VAR177(), .VAR75());
VAR110 VAR1(.din (VAR171),
.clk (clk),
.VAR152 (VAR43),
.VAR87 (VAR87), .VAR177(), .VAR75());
VAR110 #(4) VAR40(.din (VAR169),
.VAR152 (VAR149),
.clk (clk), .VAR87(VAR87), .VAR177(), .VAR75());
assign VAR91 = ~(VAR21[1] &
VAR63[5] & ~VAR63[4] &
VAR63[3] & ~VAR63[0]);
assign VAR68 = ~(VAR21[1] &
VAR63[5] & VAR63[3] &
VAR63[1] & VAR63[0]);
assign VAR158 = ~(~VAR21[1]);
assign VAR82 =
~(VAR91 &
VAR68 &
VAR158);
assign VAR50 = ~(VAR21[0]);
assign VAR170 = ~(~VAR21[0] &
VAR63[4] & VAR63[3]);
assign VAR156 = ~(~VAR21[0] &
VAR63[4] & ~VAR63[3]);
assign VAR159 = ~(~VAR21[0] &
~VAR63[4]);
assign VAR65 = ~VAR21[1] & VAR21[0];
VAR110 #(1) VAR23(.din (VAR65),
.clk (clk),
.VAR152 (VAR88),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR61 = ~VAR21[1] & (VAR21[0] | VAR63[4] | VAR63[3]);
assign VAR116 = VAR61;
assign VAR14 = ~VAR21[1];
VAR110 #(1) VAR42(.din (VAR61),
.clk (clk),
.VAR152 (VAR130),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR161 = VAR21[1] & ~VAR21[0] &
VAR63[5] & VAR63[4] & VAR63[3] &
~VAR63[2] & ~VAR63[1];
VAR110 #(1) VAR136(.din (VAR161),
.clk (clk),
.VAR152 (VAR57),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR144 = (VAR21[1] & ~VAR21[0] &
VAR63[5] & ~VAR63[4] & VAR63[3] & VAR63[2] &
(~VAR63[1] & ~VAR63[0] | VAR63[1] & VAR63[0]));
VAR110 #(1) VAR101(.din (VAR144),
.clk (clk),
.VAR152 (VAR86),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR98 = VAR21[1] & ~VAR21[0] &
VAR63[5] & VAR63[4] & VAR63[3] &
~VAR63[2] & VAR63[1] & ~VAR63[0];
VAR110 #(1) VAR134(.din (VAR98),
.clk (clk),
.VAR152 (VAR176),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR93 = ~VAR21[1] & ~VAR21[0] | VAR63[3] & ~VAR63[2] & VAR63[1] & ~VAR63[0];
assign VAR33 = ~(~VAR21[1] & ~VAR21[0] & VAR63[4] & VAR63[3] | VAR21[1] & ~VAR21[0] & VAR63[5] & ~VAR63[4] &
VAR63[3] & VAR63[2] & VAR63[1] & VAR63[0] | VAR21[1] & ~VAR21[0] & VAR63[5] & VAR63[4] &
~VAR63[3] & VAR63[2] & ~VAR63[1] & VAR63[0] &
VAR37);
assign VAR139 = ~VAR79[1] & ~VAR79[0];
assign VAR115 = ~VAR79[1] & VAR79[0];
assign VAR8 = VAR79[1] & ~VAR79[0];
assign VAR41 = VAR79[1] & VAR79[0];
VAR175 #(2) VAR48(.dout (VAR83[1:0]),
.VAR44 (VAR5[1:0]),
.VAR146 (VAR5[3:2]),
.VAR166 (VAR5[5:4]),
.VAR107 (VAR5[7:6]),
.VAR124 (VAR139),
.VAR102 (VAR115),
.VAR120 (VAR8),
.VAR64 (VAR41));
assign VAR28 = VAR79[1];
assign VAR154 = ~VAR79[2] & ~VAR98;
VAR110 VAR22(.din (VAR154),
.clk (clk),
.VAR152 (VAR58),
.VAR87 (VAR87), .VAR177(), .VAR75());
VAR71 VAR138(.VAR162 (VAR3[0]),
.VAR60 (VAR3[4]),
.VAR142 (VAR28),
.VAR152 (VAR133[0]),
.VAR121 (clk), .VAR87(VAR87), .VAR45(), .VAR75());
VAR71 VAR74(.VAR162 (VAR3[1]),
.VAR60 (VAR3[5]),
.VAR142 (VAR28),
.VAR152 (VAR133[1]),
.VAR121 (clk), .VAR87(VAR87), .VAR45(), .VAR75());
VAR71 VAR106(.VAR162 (VAR3[2]),
.VAR60 (VAR3[6]),
.VAR142 (VAR28),
.VAR152 (VAR133[2]),
.VAR121 (clk), .VAR87(VAR87), .VAR45(), .VAR75());
VAR71 VAR15(.VAR162 (VAR3[3]),
.VAR60 (VAR3[7]),
.VAR142 (VAR28),
.VAR152 (VAR133[3]),
.VAR121 (clk), .VAR87(VAR87), .VAR45(), .VAR75());
assign VAR84 = ~VAR93 & VAR33;
assign VAR20 = ~VAR93 & ~VAR33;
VAR34 #(4) VAR90(.dout (VAR109),
.VAR44 (VAR92), .VAR146 (VAR7[7:4]), .VAR166 (VAR7[3:0]), .VAR124 (VAR93),
.VAR102 (VAR84),
.VAR120 (VAR20));
VAR110 #(4) VAR95(.din (VAR109),
.clk (clk),
.VAR152 (VAR13),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR127[0] = ~VAR109[1] & ~VAR109[0];
assign VAR127[1] = ~VAR109[1] & VAR109[0];
assign VAR127[2] = VAR109[1] & ~VAR109[0];
assign VAR127[3] = VAR109[1] & VAR109[0];
VAR110 #(4) VAR54(.din (VAR127),
.clk (clk),
.VAR152 (VAR30),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR145 = (VAR133[VAR173] ^ VAR133[VAR157]);
assign VAR163[0] = 1'b0; assign VAR163[1] = VAR133[VAR78]; assign VAR163[2] = VAR133[VAR78] | VAR145; assign VAR163[3] = VAR145; assign VAR163[4] = VAR133[VAR78] | VAR133[VAR131]; assign VAR163[5] = VAR133[VAR131]; assign VAR163[6] = VAR133[VAR173]; assign VAR163[7] = VAR133[VAR157];
assign VAR105 = VAR163[0] & VAR30[0] |
VAR163[1] & VAR30[1] |
VAR163[2] & VAR30[2] |
VAR163[3] & VAR30[3];
assign VAR168 = VAR163[4] & VAR30[0] |
VAR163[5] & VAR30[1] |
VAR163[6] & VAR30[2] |
VAR163[7] & VAR30[3];
assign VAR172[0] = 1'b0; assign VAR172[1] = (VAR83[1] | VAR83[0]); assign VAR172[2] = VAR83[1] ^ VAR83[0]; assign VAR172[3] = VAR83[0]; assign VAR172[4] = ~VAR83[1] & VAR83[0]; assign VAR172[5] = VAR83[1]; assign VAR172[6] = VAR83[1] & ~VAR83[0]; assign VAR172[7] = VAR83[1] & VAR83[0];
assign VAR89 = VAR172[0] & VAR127[0] |
VAR172[1] & VAR127[1] |
VAR172[2] & VAR127[2] |
VAR172[3] & VAR127[3];
assign VAR174 = VAR172[4] & VAR127[0] |
VAR172[5] & VAR127[1] |
VAR172[6] & VAR127[2] |
VAR172[7] & VAR127[3];
assign VAR38 = VAR109[2] ? VAR174 :
VAR89;
VAR110 #(1) VAR147(.din (VAR38),
.VAR152 (VAR66),
.clk (clk),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR46[0] = ~VAR58 & ~VAR13[2];
assign VAR46[1] = ~VAR58 & VAR13[2];
assign VAR59 = VAR46[0] & VAR105 |
VAR46[1] & VAR168 |
VAR58 & VAR66;
assign VAR51 = VAR59 ? (VAR31 & ~VAR13[3]) :
(VAR31 & VAR13[3]);
assign VAR126 = (~VAR13[0] & ~VAR13[1] & ~VAR13[2] &
VAR13[3] & VAR31);
assign VAR167 = VAR180 ? (~VAR13[2] & ~VAR31) :
(((VAR13[1] & VAR13[0]) ^
~VAR13[2]) & ~VAR31);
assign VAR153 = VAR180 ? ((VAR13[1] ^ VAR13[2]) &
~VAR31) :
(VAR13[2] & ~VAR31);
VAR110 #(1) VAR80(.din (VAR33),
.clk (clk),
.VAR152 (VAR31),
.VAR87 (VAR87), .VAR177(), .VAR75());
wire VAR17, VAR77, VAR26;
assign VAR17 = (VAR153 | VAR51);
assign VAR77 = (VAR167 | VAR51);
VAR117 VAR164(.VAR69(VAR26),
.VAR162(VAR17),
.VAR60(VAR77),
.VAR142(VAR24));
VAR97 VAR104(.VAR69(VAR81),
.VAR39(VAR26));
assign VAR160 = (VAR17 & VAR130 | VAR57 |
VAR88) & ~VAR94;
assign VAR55 = (VAR77 & VAR130 | VAR57 |
VAR88) & ~VAR94;
assign VAR12 = ~VAR17 & VAR86;
assign VAR99 = ~VAR77 & VAR86;
VAR110 #(1) VAR11(.din (VAR81),
.VAR152 (VAR155),
.clk (clk),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR151 = VAR94;
assign VAR6 = ~VAR94 & VAR176 & VAR51 &
VAR150;
assign VAR47 = ~VAR94 & VAR176 & ~VAR51 &
VAR150;
VAR110 #(1) VAR179(.din (VAR47),
.VAR152 (VAR135),
.clk (clk),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR35 = VAR43 & VAR130 & ~VAR126 & ~VAR88;
assign VAR129 = VAR43 & VAR130 & VAR126 & ~VAR88;
assign VAR141 = VAR129 | VAR35 & ~VAR81;
assign VAR178 = VAR149 & {4{VAR150}};
assign VAR9 = VAR53 | VAR137;
VAR110 #(1) VAR25(.din (VAR9),
.VAR152 (VAR114),
.clk (clk), .VAR87(VAR87), .VAR177(), .VAR75());
assign VAR122 = VAR2 & {4{VAR114}};
assign VAR103 = ((~VAR18 & {4{VAR141}} & VAR178) |
(VAR18 & ~(VAR149 & {4{VAR150 |
VAR108}}))) &
~VAR122;
VAR100 #(4) VAR72(.din (VAR103),
.clk (clk),
.rst (VAR67),
.VAR152 (VAR18),
.VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR96 = VAR169 & VAR103;
assign VAR128 = (|VAR96[3:0]);
VAR110 #(1) VAR132(.din (VAR128),
.VAR152 (VAR32),
.clk (clk), .VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR94 = VAR32;
VAR56 #(8) VAR52(.dout (VAR27[7:0]),
.VAR44 (VAR62[7:0]),
.VAR146 (VAR85[7:0]),
.VAR124 (~VAR19[0]),
.VAR102 (VAR19[0]));
VAR100 #(8) VAR36(.din (VAR27[7:0]),
.VAR152 (VAR62[7:0]),
.rst (VAR67),
.clk (clk), .VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR5[7:0] = VAR62[7:0];
VAR56 #(8) VAR118(.dout (VAR10[7:0]),
.VAR44 (VAR148[7:0]),
.VAR146 (VAR85[7:0]),
.VAR124 (~VAR19[1]),
.VAR102 (VAR19[1]));
VAR56 #(8) VAR73(.dout (VAR4[7:0]),
.VAR44 (VAR16[7:0]),
.VAR146 (VAR85[7:0]),
.VAR124 (~VAR19[2]),
.VAR102 (VAR19[2]));
VAR56 #(8) VAR125(.dout (VAR123[7:0]),
.VAR44 (VAR119[7:0]),
.VAR146 (VAR85[7:0]),
.VAR124 (~VAR19[3]),
.VAR102 (VAR19[3]));
VAR100 #(8) VAR76(.din (VAR10[7:0]),
.VAR152 (VAR148[7:0]),
.rst (VAR67),
.clk (clk), .VAR87 (VAR87), .VAR177(), .VAR75());
VAR100 #(8) VAR165(.din (VAR4[7:0]),
.VAR152 (VAR16[7:0]),
.rst (VAR67),
.clk (clk), .VAR87 (VAR87), .VAR177(), .VAR75());
VAR100 #(8) VAR140(.din (VAR123[7:0]),
.VAR152 (VAR119[7:0]),
.rst (VAR67),
.clk (clk), .VAR87 (VAR87), .VAR177(), .VAR75());
assign VAR113[0] = VAR169[0];
assign VAR113[3:1] = VAR169[3:1];
VAR175 #(8) VAR143(.dout (VAR5[7:0]),
.VAR44 (VAR62[7:0]),
.VAR146 (VAR148[7:0]),
.VAR166 (VAR16[7:0]),
.VAR107 (VAR119[7:0]),
.VAR124 (VAR113[0]),
.VAR102 (VAR113[1]),
.VAR120 (VAR113[2]),
.VAR64 (VAR113[3]));
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/fahcin/sky130_fd_sc_lp__fahcin.behavioral.v
| 1,848 |
module MODULE1 (
VAR5,
VAR7 ,
VAR10 ,
VAR13 ,
VAR21
);
output VAR5;
output VAR7 ;
input VAR10 ;
input VAR13 ;
input VAR21 ;
supply1 VAR17;
supply0 VAR23;
supply1 VAR1 ;
supply0 VAR2 ;
wire VAR20 ;
wire VAR6;
wire VAR4 ;
wire VAR16 ;
wire VAR8 ;
wire VAR14;
not VAR18 (VAR20 , VAR21 );
xor VAR3 (VAR6, VAR10, VAR13, VAR20 );
buf VAR9 (VAR7 , VAR6 );
and VAR19 (VAR4 , VAR10, VAR13 );
and VAR15 (VAR16 , VAR10, VAR20 );
and VAR22 (VAR8 , VAR13, VAR20 );
or VAR11 (VAR14, VAR4, VAR16, VAR8);
buf VAR12 (VAR5 , VAR14 );
endmodule
|
apache-2.0
|
EliasVansteenkiste/ConnectionRouter
|
vtr_flow/benchmarks/arithmetic/generated_circuits/FIR_filters/verilog/fir_nopipe_51.v
| 32,692 |
module MODULE4 (
clk,
reset,
VAR163,
VAR94,
VAR85,
VAR138,
VAR203
);
parameter VAR245 = 18;
parameter VAR204 = 51;
parameter VAR213 = 26;
localparam VAR233 = 52;
input clk;
input reset;
input VAR163;
input VAR94;
input [VAR245-1:0] VAR85; output VAR138;
output [VAR245-1:0] VAR203;
localparam VAR216 = 18; localparam VAR161 = 36; localparam VAR229 = 17;
localparam VAR2 = 51;
reg [VAR245-1:0] VAR70;
reg [VAR245-1:0] VAR10;
reg [VAR245-1:0] VAR257;
reg [VAR245-1:0] VAR170;
reg [VAR245-1:0] VAR234;
reg [VAR245-1:0] VAR125;
reg [VAR245-1:0] VAR9;
reg [VAR245-1:0] VAR162;
reg [VAR245-1:0] VAR71;
reg [VAR245-1:0] VAR150;
reg [VAR245-1:0] VAR115;
reg [VAR245-1:0] VAR27;
reg [VAR245-1:0] VAR300;
reg [VAR245-1:0] VAR209;
reg [VAR245-1:0] VAR197;
reg [VAR245-1:0] VAR1;
reg [VAR245-1:0] VAR236;
reg [VAR245-1:0] VAR16;
reg [VAR245-1:0] VAR126;
reg [VAR245-1:0] VAR176;
reg [VAR245-1:0] VAR14;
reg [VAR245-1:0] VAR84;
reg [VAR245-1:0] VAR54;
reg [VAR245-1:0] VAR79;
reg [VAR245-1:0] VAR143;
reg [VAR245-1:0] VAR76;
always@(posedge clk) begin
VAR70 <= 18'd88;
VAR10 <= 18'd0;
VAR257 <= -18'd97;
VAR170 <= -18'd197;
VAR234 <= -18'd294;
VAR125 <= -18'd380;
VAR9 <= -18'd447;
VAR162 <= -18'd490;
VAR71 <= -18'd504;
VAR150 <= -18'd481;
VAR115 <= -18'd420;
VAR27 <= -18'd319;
VAR300 <= -18'd178;
VAR209 <= 18'd0;
VAR197 <= 18'd212;
VAR1 <= 18'd451;
VAR236 <= 18'd710;
VAR16 <= 18'd980;
VAR126 <= 18'd1252;
VAR176 <= 18'd1514;
VAR14 <= 18'd1756;
VAR84 <= 18'd1971;
VAR54 <= 18'd2147;
VAR79 <= 18'd2278;
VAR143 <= 18'd2360;
VAR76 <= 18'd2387;
end
reg [VAR233-1:0] VAR8;
always@(posedge clk or posedge reset) begin
if(reset) begin
VAR8 <= 0;
end else begin
if(VAR163) begin
VAR8 <= {VAR8[VAR233-2:0], VAR94};
end else begin
VAR8 <= VAR8;
end
end
end
wire [VAR245-1:0] VAR232;
wire [VAR245-1:0] VAR283;
wire [VAR245-1:0] VAR105;
wire [VAR245-1:0] VAR114;
wire [VAR245-1:0] VAR144;
wire [VAR245-1:0] VAR20;
wire [VAR245-1:0] VAR228;
wire [VAR245-1:0] VAR51;
wire [VAR245-1:0] VAR108;
wire [VAR245-1:0] VAR186;
wire [VAR245-1:0] VAR220;
wire [VAR245-1:0] VAR273;
wire [VAR245-1:0] VAR80;
wire [VAR245-1:0] VAR113;
wire [VAR245-1:0] VAR263;
wire [VAR245-1:0] VAR256;
wire [VAR245-1:0] VAR230;
wire [VAR245-1:0] VAR192;
wire [VAR245-1:0] VAR181;
wire [VAR245-1:0] VAR145;
wire [VAR245-1:0] VAR269;
wire [VAR245-1:0] VAR48;
wire [VAR245-1:0] VAR190;
wire [VAR245-1:0] VAR124;
wire [VAR245-1:0] VAR50;
wire [VAR245-1:0] VAR260;
wire [VAR245-1:0] VAR187;
wire [VAR245-1:0] VAR182;
wire [VAR245-1:0] VAR141;
wire [VAR245-1:0] VAR250;
wire [VAR245-1:0] VAR83;
wire [VAR245-1:0] VAR243;
wire [VAR245-1:0] VAR45;
wire [VAR245-1:0] VAR200;
wire [VAR245-1:0] VAR155;
wire [VAR245-1:0] VAR218;
wire [VAR245-1:0] VAR74;
wire [VAR245-1:0] VAR4;
wire [VAR245-1:0] VAR58;
wire [VAR245-1:0] VAR40;
wire [VAR245-1:0] VAR178;
wire [VAR245-1:0] VAR221;
wire [VAR245-1:0] VAR194;
wire [VAR245-1:0] VAR173;
wire [VAR245-1:0] VAR65;
wire [VAR245-1:0] VAR184;
wire [VAR245-1:0] VAR267;
wire [VAR245-1:0] VAR90;
wire [VAR245-1:0] VAR223;
wire [VAR245-1:0] VAR201;
wire [VAR245-1:0] VAR275;
MODULE1 MODULE28(
.clk(clk), .VAR163(VAR163),
.VAR106(VAR85),
.VAR134(VAR232),
.VAR290(VAR283),
.VAR286(VAR105),
.VAR133(VAR114),
.VAR293(VAR144),
.VAR39(VAR20),
.VAR297(VAR228),
.VAR6(VAR51),
.VAR142(VAR108),
.VAR101(VAR186),
.VAR88(VAR220),
.VAR78(VAR273),
.VAR127(VAR80),
.VAR75(VAR113),
.VAR207(VAR263),
.VAR208(VAR256),
.VAR137(VAR230),
.VAR168(VAR192),
.VAR64(VAR181),
.VAR86(VAR145),
.VAR53(VAR269),
.VAR252(VAR48),
.VAR15(VAR190),
.VAR121(VAR124),
.VAR277(VAR50),
.VAR17(VAR260),
.VAR303(VAR187),
.VAR11(VAR182),
.VAR171(VAR141),
.VAR132(VAR250),
.VAR82(VAR83),
.VAR123(VAR243),
.VAR112(VAR45),
.VAR98(VAR200),
.VAR24(VAR155),
.VAR247(VAR218),
.VAR77(VAR74),
.VAR169(VAR4),
.VAR12(VAR58),
.VAR241(VAR40),
.VAR18(VAR178),
.VAR304(VAR221),
.VAR294(VAR194),
.VAR291(VAR173),
.VAR36(VAR65),
.VAR37(VAR184),
.VAR117(VAR267),
.VAR292(VAR90),
.VAR131(VAR223),
.VAR33(VAR201),
.VAR282(VAR275),
.reset(reset) );
wire [VAR245-1:0] VAR135;
wire [VAR245-1:0] VAR199;
wire [VAR245-1:0] VAR31;
wire [VAR245-1:0] VAR103;
wire [VAR245-1:0] VAR174;
wire [VAR245-1:0] VAR175;
wire [VAR245-1:0] VAR268;
wire [VAR245-1:0] VAR165;
wire [VAR245-1:0] VAR231;
wire [VAR245-1:0] VAR262;
wire [VAR245-1:0] VAR235;
wire [VAR245-1:0] VAR120;
wire [VAR245-1:0] VAR5;
wire [VAR245-1:0] VAR177;
wire [VAR245-1:0] VAR179;
wire [VAR245-1:0] VAR206;
wire [VAR245-1:0] VAR19;
wire [VAR245-1:0] VAR159;
wire [VAR245-1:0] VAR29;
wire [VAR245-1:0] VAR81;
wire [VAR245-1:0] VAR164;
wire [VAR245-1:0] VAR34;
wire [VAR245-1:0] VAR225;
wire [VAR245-1:0] VAR240;
wire [VAR245-1:0] VAR46;
wire [VAR245-1:0] VAR227;
MODULE2 VAR242(
.VAR91 (VAR232),
.VAR57 (VAR275),
.VAR276(VAR135)
);
MODULE2 VAR259(
.VAR91 (VAR283),
.VAR57 (VAR201),
.VAR276(VAR199)
);
MODULE2 VAR43(
.VAR91 (VAR105),
.VAR57 (VAR223),
.VAR276(VAR31)
);
MODULE2 VAR183(
.VAR91 (VAR114),
.VAR57 (VAR90),
.VAR276(VAR103)
);
MODULE2 VAR122(
.VAR91 (VAR144),
.VAR57 (VAR267),
.VAR276(VAR174)
);
MODULE2 VAR93(
.VAR91 (VAR20),
.VAR57 (VAR184),
.VAR276(VAR175)
);
MODULE2 VAR140(
.VAR91 (VAR228),
.VAR57 (VAR65),
.VAR276(VAR268)
);
MODULE2 VAR109(
.VAR91 (VAR51),
.VAR57 (VAR173),
.VAR276(VAR165)
);
MODULE2 VAR32(
.VAR91 (VAR108),
.VAR57 (VAR194),
.VAR276(VAR231)
);
MODULE2 VAR280(
.VAR91 (VAR186),
.VAR57 (VAR221),
.VAR276(VAR262)
);
MODULE2 VAR3(
.VAR91 (VAR220),
.VAR57 (VAR178),
.VAR276(VAR235)
);
MODULE2 VAR72(
.VAR91 (VAR273),
.VAR57 (VAR40),
.VAR276(VAR120)
);
MODULE2 VAR22(
.VAR91 (VAR80),
.VAR57 (VAR58),
.VAR276(VAR5)
);
MODULE2 VAR157(
.VAR91 (VAR113),
.VAR57 (VAR4),
.VAR276(VAR177)
);
MODULE2 VAR116(
.VAR91 (VAR263),
.VAR57 (VAR74),
.VAR276(VAR179)
);
MODULE2 VAR139(
.VAR91 (VAR256),
.VAR57 (VAR218),
.VAR276(VAR206)
);
MODULE2 VAR289(
.VAR91 (VAR230),
.VAR57 (VAR155),
.VAR276(VAR19)
);
MODULE2 VAR302(
.VAR91 (VAR192),
.VAR57 (VAR200),
.VAR276(VAR159)
);
MODULE2 VAR158(
.VAR91 (VAR181),
.VAR57 (VAR45),
.VAR276(VAR29)
);
MODULE2 VAR278(
.VAR91 (VAR145),
.VAR57 (VAR243),
.VAR276(VAR81)
);
MODULE2 VAR258(
.VAR91 (VAR269),
.VAR57 (VAR83),
.VAR276(VAR164)
);
MODULE2 VAR97(
.VAR91 (VAR48),
.VAR57 (VAR250),
.VAR276(VAR34)
);
MODULE2 VAR249(
.VAR91 (VAR190),
.VAR57 (VAR141),
.VAR276(VAR225)
);
MODULE2 VAR100(
.VAR91 (VAR124),
.VAR57 (VAR182),
.VAR276(VAR240)
);
MODULE2 VAR42(
.VAR91 (VAR50),
.VAR57 (VAR187),
.VAR276(VAR46)
);
MODULE3 VAR60(
.VAR91 (VAR260),
.VAR276(VAR227)
);
wire [VAR245-1:0] VAR251;
wire [VAR245-1:0] VAR226;
wire [VAR245-1:0] VAR28;
wire [VAR245-1:0] VAR285;
wire [VAR245-1:0] VAR151;
wire [VAR245-1:0] VAR13;
wire [VAR245-1:0] VAR239;
wire [VAR245-1:0] VAR35;
wire [VAR245-1:0] VAR272;
wire [VAR245-1:0] VAR237;
wire [VAR245-1:0] VAR44;
wire [VAR245-1:0] VAR299;
wire [VAR245-1:0] VAR55;
wire [VAR245-1:0] VAR154;
wire [VAR245-1:0] VAR185;
wire [VAR245-1:0] VAR52;
wire [VAR245-1:0] VAR63;
wire [VAR245-1:0] VAR102;
wire [VAR245-1:0] VAR153;
wire [VAR245-1:0] VAR104;
wire [VAR245-1:0] VAR217;
wire [VAR245-1:0] VAR196;
wire [VAR245-1:0] VAR264;
wire [VAR245-1:0] VAR30;
wire [VAR245-1:0] VAR238;
wire [VAR245-1:0] VAR99;
MODULE5 VAR279(
.VAR91 (VAR135),
.VAR57 (VAR70),
.VAR276(VAR251)
);
MODULE5 VAR130(
.VAR91 (VAR199),
.VAR57 (VAR10),
.VAR276(VAR226)
);
MODULE5 VAR270(
.VAR91 (VAR31),
.VAR57 (VAR257),
.VAR276(VAR28)
);
MODULE5 VAR246(
.VAR91 (VAR103),
.VAR57 (VAR170),
.VAR276(VAR285)
);
MODULE5 VAR61(
.VAR91 (VAR174),
.VAR57 (VAR234),
.VAR276(VAR151)
);
MODULE5 VAR38(
.VAR91 (VAR175),
.VAR57 (VAR125),
.VAR276(VAR13)
);
MODULE5 VAR284(
.VAR91 (VAR268),
.VAR57 (VAR9),
.VAR276(VAR239)
);
MODULE5 VAR211(
.VAR91 (VAR165),
.VAR57 (VAR162),
.VAR276(VAR35)
);
MODULE5 VAR92(
.VAR91 (VAR231),
.VAR57 (VAR71),
.VAR276(VAR272)
);
MODULE5 VAR147(
.VAR91 (VAR262),
.VAR57 (VAR150),
.VAR276(VAR237)
);
MODULE5 VAR152(
.VAR91 (VAR235),
.VAR57 (VAR115),
.VAR276(VAR44)
);
MODULE5 VAR95(
.VAR91 (VAR120),
.VAR57 (VAR27),
.VAR276(VAR299)
);
MODULE5 VAR193(
.VAR91 (VAR5),
.VAR57 (VAR300),
.VAR276(VAR55)
);
MODULE5 VAR49(
.VAR91 (VAR177),
.VAR57 (VAR209),
.VAR276(VAR154)
);
MODULE5 VAR248(
.VAR91 (VAR179),
.VAR57 (VAR197),
.VAR276(VAR185)
);
MODULE5 VAR180(
.VAR91 (VAR206),
.VAR57 (VAR1),
.VAR276(VAR52)
);
MODULE5 VAR118(
.VAR91 (VAR19),
.VAR57 (VAR236),
.VAR276(VAR63)
);
MODULE5 VAR166(
.VAR91 (VAR159),
.VAR57 (VAR16),
.VAR276(VAR102)
);
MODULE5 VAR215(
.VAR91 (VAR29),
.VAR57 (VAR126),
.VAR276(VAR153)
);
MODULE5 VAR62(
.VAR91 (VAR81),
.VAR57 (VAR176),
.VAR276(VAR104)
);
MODULE5 VAR261(
.VAR91 (VAR164),
.VAR57 (VAR14),
.VAR276(VAR217)
);
MODULE5 VAR148(
.VAR91 (VAR34),
.VAR57 (VAR84),
.VAR276(VAR196)
);
MODULE5 VAR25(
.VAR91 (VAR225),
.VAR57 (VAR54),
.VAR276(VAR264)
);
MODULE5 VAR296(
.VAR91 (VAR240),
.VAR57 (VAR79),
.VAR276(VAR30)
);
MODULE5 VAR265(
.VAR91 (VAR46),
.VAR57 (VAR143),
.VAR276(VAR238)
);
MODULE5 VAR146(
.VAR91 (VAR227),
.VAR57 (VAR76),
.VAR276(VAR99)
);
wire [VAR245-1:0] VAR149;
wire [VAR245-1:0] VAR253;
wire [VAR245-1:0] VAR107;
wire [VAR245-1:0] VAR69;
wire [VAR245-1:0] VAR167;
wire [VAR245-1:0] VAR298;
wire [VAR245-1:0] VAR266;
wire [VAR245-1:0] VAR295;
wire [VAR245-1:0] VAR287;
wire [VAR245-1:0] VAR205;
wire [VAR245-1:0] VAR288;
wire [VAR245-1:0] VAR7;
wire [VAR245-1:0] VAR119;
MODULE2 VAR195(
.VAR91 (VAR251),
.VAR57 (VAR226),
.VAR276(VAR149)
);
MODULE2 VAR191(
.VAR91 (VAR28),
.VAR57 (VAR285),
.VAR276(VAR253)
);
MODULE2 VAR23(
.VAR91 (VAR151),
.VAR57 (VAR13),
.VAR276(VAR107)
);
MODULE2 VAR254(
.VAR91 (VAR239),
.VAR57 (VAR35),
.VAR276(VAR69)
);
MODULE2 VAR66(
.VAR91 (VAR272),
.VAR57 (VAR237),
.VAR276(VAR167)
);
MODULE2 VAR244(
.VAR91 (VAR44),
.VAR57 (VAR299),
.VAR276(VAR298)
);
MODULE2 VAR73(
.VAR91 (VAR55),
.VAR57 (VAR154),
.VAR276(VAR266)
);
MODULE2 VAR212(
.VAR91 (VAR185),
.VAR57 (VAR52),
.VAR276(VAR295)
);
MODULE2 VAR59(
.VAR91 (VAR63),
.VAR57 (VAR102),
.VAR276(VAR287)
);
MODULE2 VAR189(
.VAR91 (VAR153),
.VAR57 (VAR104),
.VAR276(VAR205)
);
MODULE2 VAR198(
.VAR91 (VAR217),
.VAR57 (VAR196),
.VAR276(VAR288)
);
MODULE2 VAR129(
.VAR91 (VAR264),
.VAR57 (VAR30),
.VAR276(VAR7)
);
MODULE2 VAR136(
.VAR91 (VAR238),
.VAR57 (VAR99),
.VAR276(VAR119)
);
wire [VAR245-1:0] VAR222;
wire [VAR245-1:0] VAR156;
wire [VAR245-1:0] VAR305;
wire [VAR245-1:0] VAR87;
wire [VAR245-1:0] VAR172;
wire [VAR245-1:0] VAR210;
wire [VAR245-1:0] VAR160;
MODULE2 VAR301(
.VAR91 (VAR149),
.VAR57 (VAR253),
.VAR276(VAR222)
);
MODULE2 VAR202(
.VAR91 (VAR107),
.VAR57 (VAR69),
.VAR276(VAR156)
);
MODULE2 VAR26(
.VAR91 (VAR167),
.VAR57 (VAR298),
.VAR276(VAR305)
);
MODULE2 VAR306(
.VAR91 (VAR266),
.VAR57 (VAR295),
.VAR276(VAR87)
);
MODULE2 VAR56(
.VAR91 (VAR287),
.VAR57 (VAR205),
.VAR276(VAR172)
);
MODULE2 VAR188(
.VAR91 (VAR288),
.VAR57 (VAR7),
.VAR276(VAR210)
);
MODULE3 VAR281(
.VAR91 (VAR119),
.VAR276(VAR160)
);
wire [VAR245-1:0] VAR41;
wire [VAR245-1:0] VAR274;
wire [VAR245-1:0] VAR224;
wire [VAR245-1:0] VAR67;
MODULE2 VAR110(
.VAR91 (VAR222),
.VAR57 (VAR156),
.VAR276(VAR41)
);
MODULE2 VAR214(
.VAR91 (VAR305),
.VAR57 (VAR87),
.VAR276(VAR274)
);
MODULE2 VAR89(
.VAR91 (VAR172),
.VAR57 (VAR210),
.VAR276(VAR224)
);
MODULE3 VAR47(
.VAR91 (VAR160),
.VAR276(VAR67)
);
wire [VAR245-1:0] VAR255;
wire [VAR245-1:0] VAR111;
MODULE2 VAR128(
.VAR91 (VAR41),
.VAR57 (VAR274),
.VAR276(VAR255)
);
MODULE2 VAR96(
.VAR91 (VAR224),
.VAR57 (VAR67),
.VAR276(VAR111)
);
wire [VAR245-1:0] VAR21;
MODULE2 VAR271(
.VAR91 (VAR255),
.VAR57 (VAR111),
.VAR276(VAR21)
);
reg [17:0] VAR203;
always @(posedge clk) begin
if(VAR163) begin
VAR203 <= VAR21;
end
end
assign VAR138 = VAR8[VAR233-1];
endmodule
module MODULE1 (
clk,
VAR163,
VAR106,
VAR134,
VAR290,
VAR286,
VAR133,
VAR293,
VAR39,
VAR297,
VAR6,
VAR142,
VAR101,
VAR88,
VAR78,
VAR127,
VAR75,
VAR207,
VAR208,
VAR137,
VAR168,
VAR64,
VAR86,
VAR53,
VAR252,
VAR15,
VAR121,
VAR277,
VAR17,
VAR303,
VAR11,
VAR171,
VAR132,
VAR82,
VAR123,
VAR112,
VAR98,
VAR24,
VAR247,
VAR77,
VAR169,
VAR12,
VAR241,
VAR18,
VAR304,
VAR294,
VAR291,
VAR36,
VAR37,
VAR117,
VAR292,
VAR131,
VAR33,
VAR282,
reset);
parameter VAR68 = 1;
input clk;
input VAR163;
input [VAR68-1:0] VAR106;
output [VAR68-1:0] VAR134;
output [VAR68-1:0] VAR290;
output [VAR68-1:0] VAR286;
output [VAR68-1:0] VAR133;
output [VAR68-1:0] VAR293;
output [VAR68-1:0] VAR39;
output [VAR68-1:0] VAR297;
output [VAR68-1:0] VAR6;
output [VAR68-1:0] VAR142;
output [VAR68-1:0] VAR101;
output [VAR68-1:0] VAR88;
output [VAR68-1:0] VAR78;
output [VAR68-1:0] VAR127;
output [VAR68-1:0] VAR75;
output [VAR68-1:0] VAR207;
output [VAR68-1:0] VAR208;
output [VAR68-1:0] VAR137;
output [VAR68-1:0] VAR168;
output [VAR68-1:0] VAR64;
output [VAR68-1:0] VAR86;
output [VAR68-1:0] VAR53;
output [VAR68-1:0] VAR252;
output [VAR68-1:0] VAR15;
output [VAR68-1:0] VAR121;
output [VAR68-1:0] VAR277;
output [VAR68-1:0] VAR17;
output [VAR68-1:0] VAR303;
output [VAR68-1:0] VAR11;
output [VAR68-1:0] VAR171;
output [VAR68-1:0] VAR132;
output [VAR68-1:0] VAR82;
output [VAR68-1:0] VAR123;
output [VAR68-1:0] VAR112;
output [VAR68-1:0] VAR98;
output [VAR68-1:0] VAR24;
output [VAR68-1:0] VAR247;
output [VAR68-1:0] VAR77;
output [VAR68-1:0] VAR169;
output [VAR68-1:0] VAR12;
output [VAR68-1:0] VAR241;
output [VAR68-1:0] VAR18;
output [VAR68-1:0] VAR304;
output [VAR68-1:0] VAR294;
output [VAR68-1:0] VAR291;
output [VAR68-1:0] VAR36;
output [VAR68-1:0] VAR37;
output [VAR68-1:0] VAR117;
output [VAR68-1:0] VAR292;
output [VAR68-1:0] VAR131;
output [VAR68-1:0] VAR33;
output [VAR68-1:0] VAR282;
reg [VAR68-1:0] VAR134;
reg [VAR68-1:0] VAR290;
reg [VAR68-1:0] VAR286;
reg [VAR68-1:0] VAR133;
reg [VAR68-1:0] VAR293;
reg [VAR68-1:0] VAR39;
reg [VAR68-1:0] VAR297;
reg [VAR68-1:0] VAR6;
reg [VAR68-1:0] VAR142;
reg [VAR68-1:0] VAR101;
reg [VAR68-1:0] VAR88;
reg [VAR68-1:0] VAR78;
reg [VAR68-1:0] VAR127;
reg [VAR68-1:0] VAR75;
reg [VAR68-1:0] VAR207;
reg [VAR68-1:0] VAR208;
reg [VAR68-1:0] VAR137;
reg [VAR68-1:0] VAR168;
reg [VAR68-1:0] VAR64;
reg [VAR68-1:0] VAR86;
reg [VAR68-1:0] VAR53;
reg [VAR68-1:0] VAR252;
reg [VAR68-1:0] VAR15;
reg [VAR68-1:0] VAR121;
reg [VAR68-1:0] VAR277;
reg [VAR68-1:0] VAR17;
reg [VAR68-1:0] VAR303;
reg [VAR68-1:0] VAR11;
reg [VAR68-1:0] VAR171;
reg [VAR68-1:0] VAR132;
reg [VAR68-1:0] VAR82;
reg [VAR68-1:0] VAR123;
reg [VAR68-1:0] VAR112;
reg [VAR68-1:0] VAR98;
reg [VAR68-1:0] VAR24;
reg [VAR68-1:0] VAR247;
reg [VAR68-1:0] VAR77;
reg [VAR68-1:0] VAR169;
reg [VAR68-1:0] VAR12;
reg [VAR68-1:0] VAR241;
reg [VAR68-1:0] VAR18;
reg [VAR68-1:0] VAR304;
reg [VAR68-1:0] VAR294;
reg [VAR68-1:0] VAR291;
reg [VAR68-1:0] VAR36;
reg [VAR68-1:0] VAR37;
reg [VAR68-1:0] VAR117;
reg [VAR68-1:0] VAR292;
reg [VAR68-1:0] VAR131;
reg [VAR68-1:0] VAR33;
reg [VAR68-1:0] VAR282;
input reset;
always@(posedge clk or posedge reset) begin
if(reset) begin
VAR134 <= 0;
VAR290 <= 0;
VAR286 <= 0;
VAR133 <= 0;
VAR293 <= 0;
VAR39 <= 0;
VAR297 <= 0;
VAR6 <= 0;
VAR142 <= 0;
VAR101 <= 0;
VAR88 <= 0;
VAR78 <= 0;
VAR127 <= 0;
VAR75 <= 0;
VAR207 <= 0;
VAR208 <= 0;
VAR137 <= 0;
VAR168 <= 0;
VAR64 <= 0;
VAR86 <= 0;
VAR53 <= 0;
VAR252 <= 0;
VAR15 <= 0;
VAR121 <= 0;
VAR277 <= 0;
VAR17 <= 0;
VAR303 <= 0;
VAR11 <= 0;
VAR171 <= 0;
VAR132 <= 0;
VAR82 <= 0;
VAR123 <= 0;
VAR112 <= 0;
VAR98 <= 0;
VAR24 <= 0;
VAR247 <= 0;
VAR77 <= 0;
VAR169 <= 0;
VAR12 <= 0;
VAR241 <= 0;
VAR18 <= 0;
VAR304 <= 0;
VAR294 <= 0;
VAR291 <= 0;
VAR36 <= 0;
VAR37 <= 0;
VAR117 <= 0;
VAR292 <= 0;
VAR131 <= 0;
VAR33 <= 0;
VAR282 <= 0;
end else begin
if(VAR163) begin
VAR134 <= VAR106;
VAR290 <= VAR134;
VAR286 <= VAR290;
VAR133 <= VAR286;
VAR293 <= VAR133;
VAR39 <= VAR293;
VAR297 <= VAR39;
VAR6 <= VAR297;
VAR142 <= VAR6;
VAR101 <= VAR142;
VAR88 <= VAR101;
VAR78 <= VAR88;
VAR127 <= VAR78;
VAR75 <= VAR127;
VAR207 <= VAR75;
VAR208 <= VAR207;
VAR137 <= VAR208;
VAR168 <= VAR137;
VAR64 <= VAR168;
VAR86 <= VAR64;
VAR53 <= VAR86;
VAR252 <= VAR53;
VAR15 <= VAR252;
VAR121 <= VAR15;
VAR277 <= VAR121;
VAR17 <= VAR277;
VAR303 <= VAR17;
VAR11 <= VAR303;
VAR171 <= VAR11;
VAR132 <= VAR171;
VAR82 <= VAR132;
VAR123 <= VAR82;
VAR112 <= VAR123;
VAR98 <= VAR112;
VAR24 <= VAR98;
VAR247 <= VAR24;
VAR77 <= VAR247;
VAR169 <= VAR77;
VAR12 <= VAR169;
VAR241 <= VAR12;
VAR18 <= VAR241;
VAR304 <= VAR18;
VAR294 <= VAR304;
VAR291 <= VAR294;
VAR36 <= VAR291;
VAR37 <= VAR36;
VAR117 <= VAR37;
VAR292 <= VAR117;
VAR131 <= VAR292;
VAR33 <= VAR131;
VAR282 <= VAR33;
end end
end
endmodule
module MODULE2 (
VAR91,
VAR57,
VAR276);
input clk;
input VAR163;
input [17:0] VAR91;
input [17:0] VAR57;
output [17:0] VAR276;
assign VAR276 = VAR91 + VAR57;
endmodule
module MODULE5 (
VAR91,
VAR57,
VAR276);
input clk;
input VAR163;
input [17:0] VAR91;
input [17:0] VAR57;
output [17:0] VAR276;
assign VAR276 = VAR91 * VAR57;
endmodule
module MODULE3 (
VAR91,
VAR276);
input clk;
input VAR163;
input [17:0] VAR91;
output [17:0] VAR276;
assign VAR276 = VAR91;
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/sdlclkp/sky130_fd_sc_ms__sdlclkp.functional.v
| 1,772 |
module MODULE1 (
VAR12,
VAR8 ,
VAR5,
VAR11
);
output VAR12;
input VAR8 ;
input VAR5;
input VAR11 ;
wire VAR14 ;
wire VAR1 ;
wire VAR2 ;
wire VAR13;
not VAR7 (VAR1 , VAR14 );
not VAR4 (VAR2 , VAR11 );
nor VAR10 (VAR13, VAR5, VAR8 );
VAR6 VAR9 (VAR14 , VAR13, VAR2 );
and VAR3 (VAR12 , VAR1, VAR11 );
endmodule
|
apache-2.0
|
fbalakirev/red-pitaya-notes
|
projects/red_pitaya_0_92/red_pitaya_dfilt1.v
| 4,043 |
module MODULE1
(
input VAR21 , input VAR11 , input [ 14-1: 0] VAR25 , output [ 14-1: 0] VAR7 ,
input [ 18-1: 0] VAR29 , input [ 25-1: 0] VAR6 , input [ 25-1: 0] VAR26 , input [ 25-1: 0] VAR3 );
reg [ 18-1: 0] VAR19 ;
reg [ 25-1: 0] VAR16 ;
reg [ 25-1: 0] VAR1 ;
reg [ 25-1: 0] VAR17 ;
always @(posedge VAR21) begin
VAR19 <= VAR29 ;
VAR16 <= VAR6 ;
VAR1 <= VAR26 ;
VAR17 <= VAR3 ;
end
wire [ 39-1: 0] VAR9 ;
wire [ 33-1: 0] VAR28 ;
reg [ 33-1: 0] VAR23 ;
reg [ 23-1: 0] VAR8 ;
reg [ 32-1: 0] VAR20 ;
reg [ 28-1: 0] VAR10 ;
assign VAR9 = (VAR25) * (VAR16);
assign VAR28 = (VAR20) + (VAR23);
always @(posedge VAR21) begin
if (VAR11 == 1'b0) begin
VAR23 <= 33'h0 ;
VAR8 <= 23'h0 ;
VAR20 <= 32'h0 ;
VAR10 <= 28'h0 ;
end
else begin
VAR23 <= (VAR10) - (VAR20) ;
VAR8 <= VAR28[33-1:10];
VAR20 <= {VAR25,18'h0};
VAR10 <= VAR9[39-2:10];
end
end
wire [ 41-1: 0] VAR13 ;
wire [ 49-1: 0] VAR18 ; reg [ 23-1: 0] VAR27 ;
assign VAR13 = (VAR27) * (VAR19);
assign VAR18 = ({VAR8,25'h0}) + ({VAR27,25'h0}) - (VAR13[41-1:0]);
always @(posedge VAR21) begin
if (VAR11 == 1'b0) begin
VAR27 <= 23'h0 ;
end
else begin
VAR27 <= VAR18[49-2:25] ;
end
end
wire [ 40-1: 0] VAR12 ;
wire [ 16-1: 0] VAR2 ;
reg [ 15-1: 0] VAR22 ;
reg [ 15-1: 0] VAR24 ;
assign VAR12 = (VAR22) * (VAR17);
assign VAR2 = (VAR24) + (VAR12[40-2:16]);
always @(posedge VAR21) begin
if (VAR11 == 1'b0) begin
VAR24 <= 15'h0 ;
VAR22 <= 15'h0 ;
end
else begin
VAR24 <= VAR27[23-1:8] ;
VAR22 <= VAR2[16-2:0] ;
end
end
wire [ 40-1: 0] VAR5 ;
reg [ 15-1: 0] VAR14 ;
reg [ 15-1: 0] VAR4 ;
reg [ 14-1: 0] VAR15 ;
assign VAR5 = (VAR4) * (VAR1);
always @(posedge VAR21) begin
if (VAR11 == 1'b0) begin
VAR14 <= 15'h0 ;
VAR4 <= 15'h0 ;
VAR15 <= 14'h0 ;
end
else begin
VAR14 <= VAR22 ;
VAR4 <= VAR14 ;
if ((VAR5[40-2:24]) > (14'h1FFF))
VAR15 <= 14'h1FFF ;
end
else if ((VAR5[40-2:24]) < (14'h2000))
VAR15 <= 14'h2000 ;
end
else
VAR15 <= VAR5[24+14-1:24];
end
end
assign VAR7 = VAR15 ;
endmodule
|
mit
|
horia141/bachelor-thesis
|
prj/xtra/common/ClockManager/ClockManager.v
| 1,457 |
module MODULE1(VAR32,reset,VAR8,VAR14,VAR11,VAR15,VAR4,VAR6,VAR43,VAR34,VAR29);
parameter VAR18 = 0;
input wire VAR32;
input wire reset;
input wire VAR8;
output wire VAR14;
output wire VAR11;
output wire VAR15;
output wire VAR4;
output wire VAR6;
output wire VAR43;
output wire VAR34;
output wire VAR29;
wire VAR1;
wire VAR28;
assign VAR11 = VAR28;
VAR49 #(.VAR33(2.0),
.VAR24(1),
.VAR38(4),
.VAR19("VAR3"),
.VAR10(0.0),
.VAR30("VAR23"),
.VAR22("1X"),
.VAR21("VAR35"),
.VAR31("VAR27"),
.VAR36("VAR39"),
.VAR5(0),
.VAR46("VAR3"))
VAR2 (.VAR41(VAR32),
.VAR9(reset),
.VAR42(VAR18 ? VAR8 : VAR1),
.VAR16(0),
.VAR13(0),
.VAR47(0),
.VAR40(0),
.VAR37(VAR14),
.VAR50(VAR28),
.VAR20(VAR15),
.VAR51(VAR4),
.VAR12(VAR6),
.VAR44(VAR43),
.VAR48(VAR34),
.VAR17(VAR29));
VAR26
VAR45 (.VAR7(VAR28),
.VAR25(VAR1));
endmodule
|
mit
|
AmeerAbdelhadi/Dynamic-Frequency-Phase-Sweeping
|
phasemeter.v
| 3,602 |
module MODULE1
( input VAR12, input VAR8, input VAR1, output reg VAR3, output [11:0] VAR5);
wire VAR2 = VAR8 && ~VAR1;
localparam VAR7 = 8;
reg [VAR7-1:0] VAR6, VAR9,VAR6,VAR9;
always @(posedge VAR12)
if (!VAR2) VAR6 <= {VAR7{1'b0}};
else VAR6 <= VAR6+{VAR7{1'b1}};
always @(negedge VAR12)
if (!VAR2) VAR9 <= {VAR7{1'b0}};
else VAR9 <= VAR6+{VAR7{1'b1}};
always @(negedge VAR2)
{VAR6,VAR9} <= {VAR6,VAR9};
always @(negedge VAR8)
VAR3 <= VAR1;
wire [VAR7:0] VAR10 = VAR6 + VAR9;
VAR11 VAR4 (VAR10,VAR5);
endmodule
|
bsd-3-clause
|
mithro/HDMI2USB
|
hdl/edid/edidmaster.v
| 6,271 |
module MODULE1 (VAR26,clk,VAR21,VAR23,VAR15,VAR24,VAR6,VAR16,VAR7,VAR2,VAR3);
input clk;
input VAR15;
input VAR26;
output reg VAR23;
inout VAR21;
input VAR6;
input [7:0] VAR24;
input [7:0] VAR16;
input [7:0] VAR7;
output reg [7:0] VAR2;
output reg VAR3;
wire VAR19;
reg VAR12;
assign VAR21 = (VAR12 == 1'b0) ? 1'b0 : 1'VAR25;
assign VAR19 = VAR21;
parameter VAR30 = 0;
parameter VAR35 = 1;
parameter VAR32 = 2;
parameter VAR28 = 3;
parameter VAR10 = 4;
parameter VAR29 = 5;
parameter VAR31 = 6;
parameter VAR8 = 7;
parameter VAR13 = 8;
parameter VAR34 = 9;
parameter VAR17 = 10;
parameter VAR36 = 11;
parameter VAR11 = 12;
parameter VAR22 = 13;
parameter VAR4 = 14;
parameter VAR9 = 15;
parameter VAR1 = 16;
reg [4:0] state;
reg [8:0] VAR20;
reg VAR5,VAR33;
reg [2:0] VAR14;
assign VAR27 = (VAR5 ^ VAR23) & VAR23;
assign VAR18 = (VAR5 ^ VAR23) & (~VAR23);
always @(posedge clk) begin
if (~VAR26) begin
VAR20 <=0;
VAR23 <= 0;
VAR33 <= 0;
VAR5 <= 0;
state <= VAR30;
VAR14 <= 7;
VAR2 <=0;
VAR12 <= 1;
VAR3 <=0;
end else begin
VAR3 <=0;
VAR20 <= VAR20 +1;
if (VAR20 == 499) begin
VAR23 <= ~ VAR23;
VAR20 <= 0;
end
VAR5 <= VAR23;
VAR33 <= 0;
if ((VAR20 == 256) & VAR23) begin
VAR33 <= 1;
end
case (state)
VAR30: begin state <= VAR35;
VAR5 <= 0;
VAR14 <=7;
VAR2 <=0;
VAR12 <= 1;
end
VAR35: begin if (VAR6) begin
state <= VAR32;
end
end
VAR32 : begin if (VAR33) begin
VAR12 <= 0;
VAR20 <= 0;
state <= VAR28;
end
end
VAR28: begin if (VAR18) begin
VAR14 <= VAR14 -1;
VAR12 <= VAR24[VAR14];
if (VAR14==0) begin
state <= VAR10;
end
end
end
VAR10: begin if (VAR18) begin
VAR12 <= 1;
state <= VAR29;
end
end
VAR29: begin if (VAR27) begin
if (~VAR19) begin
state <= VAR31;
end else begin
state <= VAR30;
end
end
end
VAR31: begin if (VAR18) begin
VAR14 <= VAR14 -1;
VAR12 <= VAR7[VAR14];
if (VAR14==0) begin
state <= VAR8;
end
end
end
VAR8: begin if (VAR18) begin
VAR12 <= 1;
state <= VAR13;
end
end
VAR13: begin if (VAR27) begin
if (~VAR19) begin
state <= VAR1;
end else begin
state <= VAR30;
end
end
end
VAR1 : begin
if (VAR27) begin
state <= VAR9;
end
end
VAR9 : begin if (VAR33) begin
VAR12 <= 0;
VAR20 <= 0;
state <= VAR34;
end
end
VAR34: begin if (VAR18) begin
VAR14 <= VAR14 -1;
VAR12 <= VAR16[VAR14];
if (VAR14==0) begin
state <= VAR17;
end
end
end
VAR17: begin if (VAR18) begin
VAR12 <= 1;
state <= VAR36;
end
end
VAR36: begin if (VAR27) begin
if (~VAR19) begin
state <= VAR11;
end else begin
state <= VAR30;
end
end
end
VAR11: begin if (VAR27) begin
VAR14 <= VAR14 -1;
VAR2[VAR14] <= VAR19;
if (VAR14==0) begin
VAR3 <= 1;
state <= VAR22;
end
end
end
VAR22: begin if (VAR18) begin
if (VAR15) begin
state <= VAR30;
VAR12 <= 1; end else begin
VAR12 <= 0;
state <= VAR4;
end
end
end
VAR4: begin if (VAR18) begin
VAR12 <= 1;
state <= VAR11;
end
end
default : begin
state <= VAR30;
end
endcase
end
end
endmodule
|
bsd-2-clause
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/dlclkp/sky130_fd_sc_hs__dlclkp.behavioral.v
| 1,814 |
module MODULE1 (
VAR13,
VAR6,
VAR8 ,
VAR10,
VAR5
);
output VAR13;
input VAR6;
input VAR8 ;
input VAR10;
input VAR5;
wire VAR4 ;
wire VAR15 ;
wire VAR11 ;
wire VAR2;
reg VAR7 ;
wire VAR14 ;
not VAR3 (VAR15 , VAR11 );
VAR1 VAR9 (VAR4 , VAR2, VAR15, VAR7, VAR10, VAR5);
and VAR12 (VAR13 , VAR4, VAR11 );
assign VAR14 = ( VAR10 === 1'b1 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/sdfbbp/sky130_fd_sc_ls__sdfbbp.pp.blackbox.v
| 1,562 |
module MODULE1 (
VAR12 ,
VAR8 ,
VAR2 ,
VAR5 ,
VAR4 ,
VAR3 ,
VAR7 ,
VAR11,
VAR6 ,
VAR10 ,
VAR1 ,
VAR9
);
output VAR12 ;
output VAR8 ;
input VAR2 ;
input VAR5 ;
input VAR4 ;
input VAR3 ;
input VAR7 ;
input VAR11;
input VAR6 ;
input VAR10 ;
input VAR1 ;
input VAR9 ;
endmodule
|
apache-2.0
|
rkrajnc/minimig-de1
|
lib/altera/lpm_mult.v
| 5,579 |
module MODULE1 (
VAR47, VAR12, sum, VAR8, VAR14, VAR26, VAR5 );
parameter VAR48 = "MODULE1";
parameter VAR37 = 1;
parameter VAR30 = 1;
parameter VAR10 = 1;
parameter VAR4 = 1;
parameter VAR43 = "VAR7";
parameter VAR15 = 0;
parameter VAR18 = "VAR34";
parameter VAR22 = "VAR34";
parameter VAR31 = ( VAR37 >= VAR30 ) ? VAR37 : VAR30;
parameter VAR44 = ( VAR31 <= 9 ) ? 9 :
( ( VAR31 <= 18 ) ? 18 : VAR31 );
parameter VAR44 = 1;
parameter VAR46 = (VAR10 > VAR37 + VAR30) ? VAR10 : VAR37 + VAR30,
VAR29 = (VAR15 > 0) ? 1 : 0,
VAR20 = VAR15 - VAR29;
input VAR8;
input VAR14;
input VAR26;
input [VAR37-1:0] VAR47;
input [VAR30-1:0] VAR12;
input [VAR10-1:0] sum;
output [VAR4-1:0] VAR5;
integer VAR27;
wire VAR17,VAR40,VAR39;
wire [VAR37 + VAR30 - 1:0] VAR11;
wire signed [VAR46 - 1 : 0] VAR6;
wire signed [VAR46 : 0] VAR3;
wire [VAR37-1:0] VAR24;
wire [VAR30-1:0] VAR1;
wire [VAR10 - 1:0] VAR23;
wire [VAR46 - 1:0] VAR13;
wire [VAR46 - 1:0] VAR33;
assign VAR17 = (VAR43 == "VAR50");
assign VAR40 = (VAR43 == "VAR50");
assign VAR39 = (VAR43 == "VAR50");
VAR42 #(
.VAR36(VAR37),
.VAR16(VAR30),
.VAR44(VAR44)
) VAR19 (
.VAR47(VAR24) ,.VAR12(VAR1),
.VAR17(VAR17),.VAR40(VAR40),
.VAR11(VAR11)
);
assign VAR6 = (VAR11[VAR37 + VAR30 - 1] & (VAR17 | VAR40))
? {{(VAR46 - VAR37 - VAR30){1'b1}},VAR11}
: {{(VAR46 - VAR37 - VAR30){1'b0}},VAR11};
assign VAR13 = (VAR23[VAR10 - 1] & VAR39)
? {{(VAR46 - VAR10){1'b1}},VAR23}
: {{(VAR46 - VAR10){1'b0}},VAR23};
VAR49 #(VAR46, VAR46) VAR35 (
.VAR47(VAR33),.VAR12(VAR13),
.VAR17(VAR17 | VAR40) ,.VAR40(VAR39),
.VAR41(1'b1),
.sum(VAR3)
);
generate
if (VAR4 < VAR46)
assign VAR5 = VAR3[VAR46 - 1:VAR46 - VAR4];
else
assign VAR5 =
(VAR3[VAR46] && (VAR17 | VAR40 |VAR39)) ?
{{(VAR4 - VAR46){1'b1}},VAR3} :
{{(VAR4 - VAR46){1'b0}},VAR3};
endgenerate
VAR32 #(VAR37,VAR29) VAR28 (
.clk(VAR8),
.VAR9(VAR14) ,
.VAR38(VAR26),
.VAR2(VAR47),
.VAR51(VAR24)
);
VAR32 #(VAR30,VAR29) VAR45 (
.clk(VAR8),
.VAR9(VAR14) ,
.VAR38(VAR26),
.VAR2(VAR12),
.VAR51(VAR1)
);
VAR32 #(VAR10,VAR15) VAR21 (
.clk(VAR8),
.VAR9(VAR14) ,
.VAR38(VAR26),
.VAR2(sum),
.VAR51(VAR23)
);
VAR32 #(VAR46,VAR20) VAR25 (
.clk(VAR8),
.VAR9(VAR14) ,
.VAR38(VAR26),
.VAR2(VAR6),
.VAR51(VAR33)
);
endmodule
|
gpl-3.0
|
keith-epidev/VHDL-lib
|
top/mono_radio/ip/clk_108MHz/clk_108MHz_stub.v
| 1,171 |
module MODULE1(VAR1, MODULE1, VAR2)
;
input VAR1;
output MODULE1;
output VAR2;
endmodule
|
gpl-2.0
|
charcole/NeoGeoHDMI
|
HDMIDirect.v
| 29,232 |
module MODULE1(
input VAR15,
input VAR24,
input VAR20,
input [16:0] VAR12,
input [4:0] VAR14, VAR27, VAR23,
input VAR18, VAR26,
input VAR19,
input sync,
input VAR1,
input VAR17,
input VAR25,
input VAR30,
input [7:0] VAR6,
output [2:0] VAR8, VAR16,
output VAR9, VAR4,
output [11:0] VAR13,
output VAR10,
output VAR3,
output VAR28,
output VAR22,
output [11:0] VAR2,
output [16:0] VAR31,
output VAR21,
output [10:0] VAR5,
output VAR32
);
wire VAR7 = VAR24;
reg [10:0] VAR11;
reg [3:0] VAR29;
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
end
begin
begin
begin
begin
begin
begin
begin
begin
end
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
|
gpl-2.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0
|
cells/oai211/gf180mcu_fd_sc_mcu9t5v0__oai211_2.behavioral.v
| 1,802 |
module MODULE1( VAR1, VAR5, VAR3, VAR6, VAR8 );
input VAR3, VAR5, VAR6, VAR8;
output VAR1;
VAR2 VAR7(.VAR1(VAR1),.VAR5(VAR5),.VAR3(VAR3),.VAR6(VAR6),.VAR8(VAR8));
VAR2 VAR4(.VAR1(VAR1),.VAR5(VAR5),.VAR3(VAR3),.VAR6(VAR6),.VAR8(VAR8));
|
apache-2.0
|
velizarefremov/MIPS
|
Part 3/Verilog Code/Post-Synthesis/barrel_shifter_synthesis.v
| 27,171 |
module MODULE1 (
VAR269, VAR258, VAR201, VAR143, VAR267
);
input VAR269;
input VAR258;
input [15 : 0] VAR201;
input [4 : 0] VAR143;
output [15 : 0] VAR267;
wire VAR71;
wire VAR181;
wire VAR190;
wire VAR166;
wire VAR142;
wire VAR107;
wire VAR94;
wire VAR266;
wire VAR38;
wire VAR268;
wire VAR116;
wire VAR211;
wire VAR106;
wire VAR203;
wire VAR114;
wire VAR213;
wire VAR45;
wire VAR79;
wire VAR8;
wire VAR95;
wire VAR219;
wire VAR149;
wire VAR231;
wire VAR93;
wire VAR196;
wire VAR236;
wire VAR178;
wire VAR120;
wire VAR77;
wire VAR188;
wire VAR228;
wire VAR40;
wire VAR170;
wire VAR73;
wire VAR246;
wire VAR250;
wire VAR66;
wire VAR255;
wire VAR241;
wire \VAR146<3>VAR225 ;
wire \VAR146<3>VAR101 ;
wire \VAR146<3>VAR234 ;
wire \VAR146<3>VAR264 ;
wire \VAR146<3>VAR18 ;
wire \VAR146<3>VAR105 ;
wire \VAR146<2>VAR4 ;
wire \VAR146<3>VAR86 ;
wire \VAR146<2>VAR86 ;
wire \VAR146<2>VAR25 ;
wire \VAR146<3>VAR247 ;
wire \VAR146<2>VAR247 ;
wire \VAR146<3>VAR216 ;
wire \VAR146<2>VAR216 ;
wire \VAR146<2>VAR48 ;
wire \VAR146<2>VAR5 ;
wire \VAR146<3>VAR168 ;
wire \VAR146<2>VAR214 ;
wire \VAR146<3>VAR75 ;
wire \VAR146<3>VAR199 ;
wire \VAR146<2>VAR198 ;
wire \VAR146<2>111 ;
wire VAR19;
wire VAR194;
wire VAR15;
wire VAR261;
wire VAR11;
wire VAR154;
wire VAR78;
wire VAR210;
wire VAR87;
wire VAR63;
wire VAR119;
wire VAR3;
wire VAR16;
wire VAR124;
wire VAR82;
wire VAR43;
wire VAR126;
wire VAR99;
wire VAR238;
wire \VAR146<2>151 ;
wire VAR152;
wire VAR84;
wire VAR7;
wire VAR13;
wire VAR164;
wire VAR35;
wire VAR251;
wire VAR151;
wire VAR263;
wire VAR227;
wire VAR85;
wire VAR161;
wire VAR208;
wire VAR117;
wire VAR2;
wire VAR109;
wire VAR20;
wire \VAR146<2>2 ;
wire VAR145;
wire VAR90;
wire VAR12;
wire VAR88;
wire VAR130;
wire VAR50;
wire VAR39;
wire VAR62;
wire VAR132;
wire VAR141;
wire VAR174;
wire VAR55;
wire VAR252;
wire VAR133;
wire VAR36;
wire VAR160;
wire [3 : 2] VAR146;
VAR74 #(
.VAR31 ( 4'h6 ))
\VAR70<3>11 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR53(VAR146[3])
);
VAR74 #(
.VAR31 ( 4'h6 ))
\VAR70<2>11 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR53(VAR146[2])
);
VAR205 #(
.VAR31 ( 8'hE4 ))
VAR237 (
.VAR67(VAR219),
.VAR69(VAR78),
.VAR22(VAR19),
.VAR53(VAR188)
);
VAR205 #(
.VAR31 ( 8'hE4 ))
VAR110 (
.VAR67(VAR219),
.VAR69(VAR11),
.VAR22(VAR210),
.VAR53(VAR236)
);
VAR205 #(
.VAR31 ( 8'hE4 ))
VAR173 (
.VAR67(VAR219),
.VAR69(VAR210),
.VAR22(VAR261),
.VAR53(VAR196)
);
VAR205 #(
.VAR31 ( 8'hE4 ))
VAR23 (
.VAR67(VAR219),
.VAR69(VAR19),
.VAR22(VAR63),
.VAR53(VAR77)
);
VAR205 #(
.VAR31 ( 8'hE4 ))
VAR26 (
.VAR67(VAR219),
.VAR69(VAR43),
.VAR22(VAR11),
.VAR53(VAR178)
);
VAR205 #(
.VAR31 ( 8'hE4 ))
VAR47 (
.VAR67(VAR219),
.VAR69(VAR63),
.VAR22(VAR43),
.VAR53(VAR120)
);
VAR129 #(
.VAR31 ( 32'hFD5DA808 ))
VAR232 (
.VAR67(VAR95),
.VAR69(\VAR146<2>VAR214 ),
.VAR22(VAR45),
.VAR100(\VAR146<2>VAR5 ),
.VAR76(VAR124),
.VAR53(VAR78)
);
VAR129 #(
.VAR31 ( 32'hFD5DA808 ))
VAR212 (
.VAR67(VAR95),
.VAR69(\VAR146<2>VAR48 ),
.VAR22(VAR45),
.VAR100(\VAR146<2>VAR216 ),
.VAR76(VAR119),
.VAR53(VAR19)
);
VAR129 #(
.VAR31 ( 32'hFBEA5140 ))
VAR167 (
.VAR67(VAR95),
.VAR69(VAR45),
.VAR22(\VAR146<2>VAR4 ),
.VAR100(\VAR146<2>VAR86 ),
.VAR76(VAR238),
.VAR53(VAR210)
);
VAR129 #(
.VAR31 ( 32'hFBEA5140 ))
VAR172 (
.VAR67(VAR95),
.VAR69(VAR45),
.VAR22(\VAR146<2>VAR25 ),
.VAR100(\VAR146<2>VAR247 ),
.VAR76(VAR152),
.VAR53(VAR11)
);
VAR205 #(
.VAR31 ( 8'h40 ))
VAR200 (
.VAR67(VAR149),
.VAR69(VAR213),
.VAR22(VAR231),
.VAR53(VAR7)
);
VAR197 #(
.VAR31 ( 64'hFD75B931EC64A820 ))
\VAR146<2>311 (
.VAR67(VAR146[2]),
.VAR69(VAR146[3]),
.VAR22(VAR106),
.VAR100(VAR181),
.VAR76(VAR268),
.VAR163(VAR142),
.VAR53(\VAR146<2>VAR198 )
);
VAR197 #(
.VAR31 ( 64'hFD75B931EC64A820 ))
VAR184 (
.VAR67(VAR146[3]),
.VAR69(VAR8),
.VAR22(VAR190),
.VAR100(VAR116),
.VAR76(VAR166),
.VAR163(VAR211),
.VAR53(VAR87)
);
VAR129 #(
.VAR31 ( 32'hFD5DA808 ))
VAR240 (
.VAR67(VAR219),
.VAR69(VAR84),
.VAR22(VAR95),
.VAR100(VAR16),
.VAR76(VAR15),
.VAR53(VAR66)
);
VAR129 #(
.VAR31 ( 32'hFBEA5140 ))
VAR243 (
.VAR67(VAR219),
.VAR69(VAR95),
.VAR22(VAR16),
.VAR100(VAR84),
.VAR76(VAR194),
.VAR53(VAR250)
);
VAR129 #(
.VAR31 ( 32'hFD5DA808 ))
VAR256 (
.VAR67(VAR219),
.VAR69(VAR16),
.VAR22(VAR95),
.VAR100(VAR126),
.VAR76(VAR194),
.VAR53(VAR246)
);
VAR197 #(
.VAR31 ( 64'hFD75B931EC64A820 ))
VAR224 (
.VAR67(VAR219),
.VAR69(VAR95),
.VAR22(VAR3),
.VAR100(VAR99),
.VAR76(VAR126),
.VAR163(VAR16),
.VAR53(VAR73)
);
VAR197 #(
.VAR31 ( 64'hFD75B931EC64A820 ))
VAR21 (
.VAR67(VAR219),
.VAR69(VAR95),
.VAR22(VAR126),
.VAR100(VAR124),
.VAR76(VAR99),
.VAR163(VAR3),
.VAR53(VAR170)
);
VAR129 #(
.VAR31 ( 32'hFBEA5140 ))
VAR91 (
.VAR67(VAR219),
.VAR69(VAR95),
.VAR22(VAR119),
.VAR100(VAR99),
.VAR76(VAR78),
.VAR53(VAR228)
);
VAR197 #(
.VAR31 ( 64'hFD75B931EC64A820 ))
VAR52 (
.VAR67(VAR219),
.VAR69(VAR95),
.VAR22(VAR99),
.VAR100(VAR119),
.VAR76(VAR124),
.VAR163(VAR126),
.VAR53(VAR40)
);
VAR197 #(
.VAR31 ( 64'hFD5D5D5DA8080808 ))
\VAR146<2>31 (
.VAR67(VAR146[2]),
.VAR69(VAR38),
.VAR22(VAR146[3]),
.VAR100(VAR107),
.VAR76(VAR149),
.VAR163(\VAR146<3>VAR216 ),
.VAR53(\VAR146<2>VAR216 )
);
VAR197 #(
.VAR31 ( 64'hFD75B931EC64A820 ))
\VAR146<2>1511 (
.VAR67(VAR146[2]),
.VAR69(VAR146[3]),
.VAR22(VAR268),
.VAR100(VAR142),
.VAR76(VAR106),
.VAR163(VAR181),
.VAR53(\VAR146<2>151 )
);
VAR197 #(
.VAR31 ( 64'hFD75B931EC64A820 ))
VAR171 (
.VAR67(VAR95),
.VAR69(VAR45),
.VAR22(\VAR146<2>VAR247 ),
.VAR100(\VAR146<2>VAR25 ),
.VAR76(\VAR146<2>VAR5 ),
.VAR163(\VAR146<2>VAR214 ),
.VAR53(VAR63)
);
VAR197 #(
.VAR31 ( 64'hFD75B931EC64A820 ))
VAR121 (
.VAR67(VAR95),
.VAR69(VAR45),
.VAR22(\VAR146<2>VAR86 ),
.VAR100(\VAR146<2>VAR4 ),
.VAR76(\VAR146<2>VAR216 ),
.VAR163(\VAR146<2>VAR48 ),
.VAR53(VAR43)
);
VAR129 #(
.VAR31 ( 32'hA8202020 ))
VAR123 (
.VAR67(VAR95),
.VAR69(VAR45),
.VAR22(\VAR146<2>VAR198 ),
.VAR100(\VAR146<2>151 ),
.VAR76(VAR149),
.VAR53(VAR227)
);
VAR197 #(
.VAR31 ( 64'hFD5D5D5DA8080808 ))
VAR192 (
.VAR67(VAR8),
.VAR69(\VAR146<3>VAR18 ),
.VAR22(VAR45),
.VAR100(\VAR146<2>111 ),
.VAR76(VAR149),
.VAR163(VAR85),
.VAR53(VAR161)
);
VAR129 #(
.VAR31 ( 32'hEEFE4454 ))
VAR148 (
.VAR67(VAR219),
.VAR69(VAR227),
.VAR22(VAR161),
.VAR100(VAR95),
.VAR76(VAR154),
.VAR53(VAR241)
);
VAR197 #(
.VAR31 ( 64'hEFABABAB45010101 ))
VAR259 (
.VAR67(VAR95),
.VAR69(VAR45),
.VAR22(VAR208),
.VAR100(VAR149),
.VAR76(VAR87),
.VAR163(VAR84),
.VAR53(VAR154)
);
VAR197 #(
.VAR31 ( 64'hA8AAA88820222000 ))
VAR32 (
.VAR67(VAR149),
.VAR69(VAR146[2]),
.VAR22(VAR203),
.VAR100(VAR146[3]),
.VAR76(VAR71),
.VAR163(\VAR146<3>VAR18 ),
.VAR53(VAR117)
);
VAR10 #(
.VAR31 ( 16'hE444 ))
VAR125 (
.VAR67(VAR45),
.VAR69(\VAR146<2>VAR198 ),
.VAR22(\VAR146<2>151 ),
.VAR100(VAR149),
.VAR53(VAR20)
);
VAR10 #(
.VAR31 ( 16'hFDA8 ))
VAR6 (
.VAR67(VAR95),
.VAR69(VAR2),
.VAR22(VAR109),
.VAR100(VAR20),
.VAR53(VAR15)
);
VAR10 #(
.VAR31 ( 16'hFE54 ))
VAR140 (
.VAR67(VAR95),
.VAR69(VAR2),
.VAR22(VAR109),
.VAR100(VAR3),
.VAR53(VAR194)
);
VAR197 #(
.VAR31 ( 64'hA8A0282088800800 ))
\VAR146<2>21 (
.VAR67(VAR149),
.VAR69(VAR146[2]),
.VAR22(VAR146[3]),
.VAR100(VAR71),
.VAR76(VAR203),
.VAR163(VAR38),
.VAR53(\VAR146<2>2 )
);
VAR197 #(
.VAR31 ( 64'hDDD55D5588800800 ))
VAR260 (
.VAR67(VAR146[3]),
.VAR69(VAR149),
.VAR22(VAR146[2]),
.VAR100(VAR166),
.VAR76(VAR211),
.VAR163(VAR145),
.VAR53(VAR90)
);
VAR74 #(
.VAR31 ( 4'h8 ))
\VAR146<2>5SW0 (
.VAR67(VAR149),
.VAR69(VAR166),
.VAR53(VAR12)
);
VAR197 #(
.VAR31 ( 64'hFD75B931EC64A820 ))
\VAR146<2>5 (
.VAR67(VAR146[3]),
.VAR69(VAR146[2]),
.VAR22(VAR190),
.VAR100(VAR12),
.VAR76(VAR116),
.VAR163(VAR211),
.VAR53(\VAR146<2>VAR25 )
);
VAR197 #(
.VAR31 ( 64'hDDD55D5588800800 ))
VAR270 (
.VAR67(VAR146[3]),
.VAR69(VAR149),
.VAR22(VAR146[2]),
.VAR100(VAR181),
.VAR76(VAR268),
.VAR163(VAR88),
.VAR53(VAR130)
);
VAR197 #(
.VAR31 ( 64'hEFEA454045404540 ))
\VAR146<2>29 (
.VAR67(VAR146[3]),
.VAR69(VAR94),
.VAR22(VAR146[2]),
.VAR100(VAR114),
.VAR76(VAR50),
.VAR163(VAR149),
.VAR53(\VAR146<2>VAR5 )
);
VAR197 #(
.VAR31 ( 64'hFFF7DDD5AAA28880 ))
VAR155 (
.VAR67(VAR219),
.VAR69(VAR95),
.VAR22(VAR62),
.VAR100(VAR132),
.VAR76(VAR238),
.VAR163(VAR261),
.VAR53(VAR93)
);
VAR74 #(
.VAR31 ( 4'h8 ))
\VAR146<2>7SW0 (
.VAR67(VAR149),
.VAR69(VAR181),
.VAR53(VAR141)
);
VAR197 #(
.VAR31 ( 64'hFD75B931EC64A820 ))
\VAR146<2>7 (
.VAR67(VAR146[3]),
.VAR69(VAR146[2]),
.VAR22(VAR142),
.VAR100(VAR141),
.VAR76(VAR106),
.VAR163(VAR268),
.VAR53(\VAR146<2>VAR4 )
);
VAR129 #(
.VAR31 ( 32'hFD5DA808 ))
VAR204 (
.VAR67(VAR95),
.VAR69(VAR174),
.VAR22(VAR45),
.VAR100(VAR87),
.VAR76(VAR152),
.VAR53(VAR261)
);
VAR129 #(
.VAR31 ( 32'hFBEA5140 ))
VAR220 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(\VAR146<3>VAR264 ),
.VAR100(\VAR146<3>VAR105 ),
.VAR76(VAR55),
.VAR53(VAR99)
);
VAR262 VAR176 (
.VAR248(VAR201[15]),
.VAR53(VAR213)
);
VAR262 VAR83 (
.VAR248(VAR201[14]),
.VAR53(VAR181)
);
VAR262 VAR207 (
.VAR248(VAR201[13]),
.VAR53(VAR166)
);
VAR262 VAR187 (
.VAR248(VAR201[12]),
.VAR53(VAR107)
);
VAR262 VAR254 (
.VAR248(VAR201[11]),
.VAR53(VAR266)
);
VAR262 VAR179 (
.VAR248(VAR201[10]),
.VAR53(VAR268)
);
VAR262 VAR122 (
.VAR248(VAR201[9]),
.VAR53(VAR211)
);
VAR262 VAR104 (
.VAR248(VAR201[8]),
.VAR53(VAR203)
);
VAR262 VAR96 (
.VAR248(VAR201[7]),
.VAR53(VAR114)
);
VAR262 VAR44 (
.VAR248(VAR201[6]),
.VAR53(VAR106)
);
VAR262 VAR64 (
.VAR248(VAR201[5]),
.VAR53(VAR116)
);
VAR262 VAR138 (
.VAR248(VAR201[4]),
.VAR53(VAR38)
);
VAR262 VAR112 (
.VAR248(VAR201[3]),
.VAR53(VAR94)
);
VAR262 VAR59 (
.VAR248(VAR201[2]),
.VAR53(VAR142)
);
VAR262 VAR103 (
.VAR248(VAR201[1]),
.VAR53(VAR190)
);
VAR262 VAR215 (
.VAR248(VAR201[0]),
.VAR53(VAR71)
);
VAR262 VAR115 (
.VAR248(VAR143[4]),
.VAR53(VAR45)
);
VAR262 VAR51 (
.VAR248(VAR143[3]),
.VAR53(VAR79)
);
VAR262 VAR221 (
.VAR248(VAR143[2]),
.VAR53(VAR8)
);
VAR262 VAR46 (
.VAR248(VAR143[1]),
.VAR53(VAR95)
);
VAR262 VAR108 (
.VAR248(VAR143[0]),
.VAR53(VAR219)
);
VAR262 VAR54 (
.VAR248(VAR269),
.VAR53(VAR149)
);
VAR262 VAR233 (
.VAR248(VAR258),
.VAR53(VAR231)
);
VAR37 VAR34 (
.VAR248(VAR93),
.VAR53(VAR267[15])
);
VAR37 VAR191 (
.VAR248(VAR196),
.VAR53(VAR267[14])
);
VAR37 VAR195 (
.VAR248(VAR236),
.VAR53(VAR267[13])
);
VAR37 VAR97 (
.VAR248(VAR178),
.VAR53(VAR267[12])
);
VAR37 VAR209 (
.VAR248(VAR120),
.VAR53(VAR267[11])
);
VAR37 VAR42 (
.VAR248(VAR77),
.VAR53(VAR267[10])
);
VAR37 VAR111 (
.VAR248(VAR188),
.VAR53(VAR267[9])
);
VAR37 VAR156 (
.VAR248(VAR228),
.VAR53(VAR267[8])
);
VAR37 VAR147 (
.VAR248(VAR40),
.VAR53(VAR267[7])
);
VAR37 VAR183 (
.VAR248(VAR170),
.VAR53(VAR267[6])
);
VAR37 VAR245 (
.VAR248(VAR73),
.VAR53(VAR267[5])
);
VAR37 VAR206 (
.VAR248(VAR246),
.VAR53(VAR267[4])
);
VAR37 VAR98 (
.VAR248(VAR250),
.VAR53(VAR267[3])
);
VAR37 VAR65 (
.VAR248(VAR66),
.VAR53(VAR267[2])
);
VAR37 VAR134 (
.VAR248(VAR255),
.VAR53(VAR267[1])
);
VAR37 VAR49 (
.VAR248(VAR241),
.VAR53(VAR267[0])
);
VAR197 #(
.VAR31 ( 64'hF7D5D5D5A2808080 ))
\VAR146<3>151 (
.VAR67(VAR146[3]),
.VAR69(VAR149),
.VAR22(VAR71),
.VAR100(VAR213),
.VAR76(VAR231),
.VAR163(VAR203),
.VAR53(\VAR146<3>VAR105 )
);
VAR197 #(
.VAR31 ( 64'hF7D5D5D5A2808080 ))
\VAR146<3>181 (
.VAR67(VAR146[3]),
.VAR69(VAR149),
.VAR22(VAR190),
.VAR100(VAR213),
.VAR76(VAR231),
.VAR163(VAR211),
.VAR53(\VAR146<3>VAR234 )
);
VAR197 #(
.VAR31 ( 64'hF7D5D5D5A2808080 ))
\VAR146<3>201 (
.VAR67(VAR146[3]),
.VAR69(VAR149),
.VAR22(VAR142),
.VAR100(VAR213),
.VAR76(VAR231),
.VAR163(VAR268),
.VAR53(\VAR146<3>VAR101 )
);
VAR197 #(
.VAR31 ( 64'hF7D5D5D5A2808080 ))
\VAR146<3>221 (
.VAR67(VAR146[3]),
.VAR69(VAR149),
.VAR22(VAR94),
.VAR100(VAR213),
.VAR76(VAR231),
.VAR163(VAR266),
.VAR53(\VAR146<3>VAR225 )
);
VAR197 #(
.VAR31 ( 64'hF7D5D5D5A2808080 ))
\VAR146<3>231 (
.VAR67(VAR146[3]),
.VAR69(VAR149),
.VAR22(VAR116),
.VAR100(VAR213),
.VAR76(VAR231),
.VAR163(VAR166),
.VAR53(\VAR146<3>VAR199 )
);
VAR197 #(
.VAR31 ( 64'hF7D5D5D5A2808080 ))
\VAR146<3>251 (
.VAR67(VAR146[3]),
.VAR69(VAR149),
.VAR22(VAR106),
.VAR100(VAR213),
.VAR76(VAR231),
.VAR163(VAR181),
.VAR53(\VAR146<3>VAR75 )
);
VAR197 #(
.VAR31 ( 64'hF7D5A280A280A280 ))
\VAR146<3>41 (
.VAR67(VAR149),
.VAR69(VAR146[3]),
.VAR22(VAR211),
.VAR100(VAR190),
.VAR76(VAR213),
.VAR163(VAR231),
.VAR53(\VAR146<3>VAR247 )
);
VAR197 #(
.VAR31 ( 64'hF7D5A280A280A280 ))
\VAR146<3>61 (
.VAR67(VAR149),
.VAR69(VAR146[3]),
.VAR22(VAR268),
.VAR100(VAR142),
.VAR76(VAR213),
.VAR163(VAR231),
.VAR53(\VAR146<3>VAR86 )
);
VAR129 #(
.VAR31 ( 32'hB391A280 ))
VAR186 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR142),
.VAR100(VAR181),
.VAR76(VAR106),
.VAR53(VAR164)
);
VAR197 #(
.VAR31 ( 64'hFED4D4D4BA909090 ))
VAR202 (
.VAR67(VAR45),
.VAR69(VAR8),
.VAR22(VAR164),
.VAR100(VAR149),
.VAR76(VAR13),
.VAR163(\VAR146<3>VAR101 ),
.VAR53(VAR3)
);
VAR129 #(
.VAR31 ( 32'hB391A280 ))
VAR253 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR190),
.VAR100(VAR166),
.VAR76(VAR116),
.VAR53(VAR251)
);
VAR197 #(
.VAR31 ( 64'hFED4D4D4BA909090 ))
VAR235 (
.VAR67(VAR45),
.VAR69(VAR8),
.VAR22(VAR251),
.VAR100(VAR149),
.VAR76(VAR35),
.VAR163(\VAR146<3>VAR234 ),
.VAR53(VAR16)
);
VAR129 #(
.VAR31 ( 32'hB391A280 ))
VAR1 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR94),
.VAR100(VAR213),
.VAR76(VAR114),
.VAR53(VAR263)
);
VAR197 #(
.VAR31 ( 64'hFED4D4D4BA909090 ))
VAR153 (
.VAR67(VAR45),
.VAR69(VAR8),
.VAR22(VAR263),
.VAR100(VAR149),
.VAR76(VAR151),
.VAR163(\VAR146<3>VAR225 ),
.VAR53(VAR126)
);
VAR197 #(
.VAR31 ( 64'h082A193B4C6E5D7F ))
VAR150 (
.VAR67(VAR8),
.VAR69(VAR146[3]),
.VAR22(VAR166),
.VAR100(VAR116),
.VAR76(VAR190),
.VAR163(VAR211),
.VAR53(VAR208)
);
VAR197 #(
.VAR31 ( 64'hFD75FD75FD75A820 ))
VAR242 (
.VAR67(VAR45),
.VAR69(VAR8),
.VAR22(\VAR146<3>VAR216 ),
.VAR100(\VAR146<2>111 ),
.VAR76(VAR7),
.VAR163(VAR117),
.VAR53(VAR238)
);
VAR129 #(
.VAR31 ( 32'h62224000 ))
VAR137 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(\VAR146<2>111 ),
.VAR100(VAR149),
.VAR76(\VAR146<3>VAR105 ),
.VAR53(VAR2)
);
VAR129 #(
.VAR31 ( 32'hFBEA5140 ))
VAR89 (
.VAR67(VAR45),
.VAR69(VAR8),
.VAR22(\VAR146<3>VAR199 ),
.VAR100(\VAR146<3>VAR234 ),
.VAR76(VAR90),
.VAR53(VAR124)
);
VAR129 #(
.VAR31 ( 32'hFBEA5140 ))
VAR41 (
.VAR67(VAR45),
.VAR69(VAR8),
.VAR22(\VAR146<3>VAR75 ),
.VAR100(\VAR146<3>VAR101 ),
.VAR76(VAR130),
.VAR53(VAR119)
);
VAR197 #(
.VAR31 ( 64'hAAA00A0088800800 ))
VAR113 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(VAR79),
.VAR100(VAR106),
.VAR76(VAR181),
.VAR163(VAR149),
.VAR53(VAR39)
);
VAR197 #(
.VAR31 ( 64'h5551151144400400 ))
VAR17 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(VAR79),
.VAR100(VAR142),
.VAR76(VAR268),
.VAR163(\VAR146<3>VAR86 ),
.VAR53(VAR132)
);
VAR197 #(
.VAR31 ( 64'hF7D5D5D5A2808080 ))
VAR72 (
.VAR67(VAR8),
.VAR69(VAR149),
.VAR22(VAR82),
.VAR100(VAR213),
.VAR76(VAR231),
.VAR163(\VAR146<3>VAR247 ),
.VAR53(VAR174)
);
VAR197 #(
.VAR31 ( 64'hDF8FDD858A8A8880 ))
VAR131 (
.VAR67(VAR79),
.VAR69(VAR38),
.VAR22(VAR45),
.VAR100(VAR149),
.VAR76(VAR7),
.VAR163(VAR107),
.VAR53(VAR55)
);
VAR129 #(
.VAR31 ( 32'hF6909090 ))
\VAR146<3>171 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR71),
.VAR100(VAR149),
.VAR76(VAR203),
.VAR53(\VAR146<3>VAR264 )
);
VAR10 #(
.VAR31 ( 16'hF690 ))
\VAR146<3>161 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR38),
.VAR100(VAR107),
.VAR53(\VAR146<3>VAR18 )
);
VAR10 #(
.VAR31 ( 16'hF690 ))
\VAR146<2>281 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(\VAR146<3>VAR225 ),
.VAR100(\VAR146<3>VAR168 ),
.VAR53(\VAR146<2>VAR214 )
);
VAR10 #(
.VAR31 ( 16'hF690 ))
\VAR146<2>61 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(\VAR146<3>VAR75 ),
.VAR100(\VAR146<3>VAR86 ),
.VAR53(\VAR146<2>VAR86 )
);
VAR10 #(
.VAR31 ( 16'hF690 ))
\VAR146<2>41 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(\VAR146<3>VAR199 ),
.VAR100(\VAR146<3>VAR247 ),
.VAR53(\VAR146<2>VAR247 )
);
VAR10 #(
.VAR31 ( 16'hF690 ))
\VAR146<2>1111 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR107),
.VAR100(VAR38),
.VAR53(\VAR146<2>111 )
);
VAR197 #(
.VAR31 ( 64'hFFF7DDD5AAA28880 ))
VAR118 (
.VAR67(VAR219),
.VAR69(VAR95),
.VAR22(VAR2),
.VAR100(VAR109),
.VAR76(VAR20),
.VAR163(VAR154),
.VAR53(VAR255)
);
VAR197 #(
.VAR31 ( 64'hBEAABE8282AA8282 ))
\VAR146<3>271 (
.VAR67(VAR213),
.VAR69(VAR79),
.VAR22(VAR45),
.VAR100(VAR149),
.VAR76(VAR231),
.VAR163(VAR114),
.VAR53(\VAR146<3>VAR168 )
);
VAR10 #(
.VAR31 ( 16'hF690 ))
VAR30 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(VAR116),
.VAR100(VAR190),
.VAR53(VAR145)
);
VAR10 #(
.VAR31 ( 16'hF690 ))
VAR24 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(VAR106),
.VAR100(VAR142),
.VAR53(VAR88)
);
VAR10 #(
.VAR31 ( 16'hF690 ))
\VAR146<2>29SW0 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(VAR213),
.VAR100(VAR266),
.VAR53(VAR50)
);
VAR129 #(
.VAR31 ( 32'hE0EE2022 ))
VAR136 (
.VAR67(VAR71),
.VAR69(VAR79),
.VAR22(VAR149),
.VAR100(VAR45),
.VAR76(VAR203),
.VAR53(VAR85)
);
VAR197 #(
.VAR31 ( 64'h9989988811011000 ))
VAR185 (
.VAR67(VAR8),
.VAR69(VAR45),
.VAR22(VAR79),
.VAR100(VAR107),
.VAR76(VAR38),
.VAR163(\VAR146<3>VAR264 ),
.VAR53(VAR109)
);
VAR197 #(
.VAR31 ( 64'h7E5A3C1866422400 ))
VAR239 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR8),
.VAR100(VAR106),
.VAR76(VAR268),
.VAR163(VAR181),
.VAR53(VAR13)
);
VAR197 #(
.VAR31 ( 64'h7E5A3C1866422400 ))
VAR182 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR8),
.VAR100(VAR116),
.VAR76(VAR211),
.VAR163(VAR166),
.VAR53(VAR35)
);
VAR197 #(
.VAR31 ( 64'h7E5A3C1866422400 ))
VAR162 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR8),
.VAR100(VAR114),
.VAR76(VAR266),
.VAR163(VAR213),
.VAR53(VAR151)
);
VAR197 #(
.VAR31 ( 64'hFFFFFFFFEAAB2AA8 ))
\VAR146<2>22 (
.VAR67(VAR7),
.VAR69(VAR8),
.VAR22(VAR45),
.VAR100(VAR79),
.VAR76(VAR107),
.VAR163(\VAR146<2>2 ),
.VAR53(\VAR146<2>VAR48 )
);
VAR10 #(
.VAR31 ( 16'hF690 ))
\VAR146<3>31 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR203),
.VAR100(VAR71),
.VAR53(\VAR146<3>VAR216 )
);
VAR10 #(
.VAR31 ( 16'hF690 ))
VAR139 (
.VAR67(VAR79),
.VAR69(VAR45),
.VAR22(VAR116),
.VAR100(VAR166),
.VAR53(VAR82)
);
VAR197 #(
.VAR31 ( 64'hAABAAAAAAAAAAAAA ))
VAR223 (
.VAR67(VAR39),
.VAR69(VAR45),
.VAR22(VAR8),
.VAR100(VAR149),
.VAR76(VAR213),
.VAR163(VAR231),
.VAR53(VAR62)
);
VAR135 VAR217 (
.VAR67(VAR252),
.VAR69(VAR133),
.VAR222(VAR8),
.VAR53(VAR84)
);
VAR129 #(
.VAR31 ( 32'hBE0E8202 ))
VAR27 (
.VAR67(VAR94),
.VAR69(VAR146[3]),
.VAR22(VAR45),
.VAR100(VAR149),
.VAR76(VAR266),
.VAR53(VAR252)
);
VAR129 #(
.VAR31 ( 32'hBE0E8202 ))
VAR61 (
.VAR67(VAR114),
.VAR69(VAR146[3]),
.VAR22(VAR45),
.VAR100(VAR149),
.VAR76(VAR213),
.VAR53(VAR133)
);
VAR135 VAR193 (
.VAR67(VAR36),
.VAR69(VAR160),
.VAR222(VAR8),
.VAR53(VAR152)
);
VAR197 #(
.VAR31 ( 64'hF7D5D5D5A2808080 ))
VAR33 (
.VAR67(VAR45),
.VAR69(VAR79),
.VAR22(VAR114),
.VAR100(VAR213),
.VAR76(VAR149),
.VAR163(\VAR146<3>VAR168 ),
.VAR53(VAR36)
);
VAR197 #(
.VAR31 ( 64'hFD75FD75FC30A820 ))
VAR28 (
.VAR67(VAR45),
.VAR69(VAR79),
.VAR22(VAR94),
.VAR100(VAR266),
.VAR76(VAR149),
.VAR163(VAR7),
.VAR53(VAR160)
);
endmodule
module MODULE2 ();
parameter VAR244 = 100000;
parameter VAR226 = 0;
wire VAR229;
wire VAR14;
wire VAR158;
wire VAR102;
tri1 VAR9;
tri (weak1, strong0) VAR68 = VAR9;
wire VAR81;
wire VAR177;
reg VAR29;
reg VAR60;
reg VAR175;
wire VAR58;
wire VAR56;
wire VAR249;
wire VAR169;
wire VAR157;
reg VAR128;
reg VAR92;
reg VAR144;
reg VAR218;
reg VAR127;
reg VAR180 = 0;
reg VAR257 = 0 ;
reg VAR189 = 0;
reg VAR165 = 0;
reg VAR57 = 1'VAR80;
reg VAR159 = 1'VAR80;
reg VAR265 = 1'VAR80;
reg VAR230 = 1'VAR80;
assign (weak1, weak0) VAR229 = VAR29;
assign (weak1, weak0) VAR14 = VAR60;
assign (weak1, weak0) VAR102 = VAR175;
|
gpl-2.0
|
dvanmali/Superscalar_Pipeline_Processor
|
decode.v
| 2,286 |
module MODULE1(clk, VAR32,VAR42, VAR26,VAR30, VAR3,VAR15, VAR11,VAR40, VAR18,VAR22, VAR38, VAR16,VAR20, VAR5,VAR1,VAR10,
VAR17, VAR34,VAR8,VAR31, VAR12, VAR24,VAR39, VAR41,VAR2,VAR13, VAR19, VAR35,VAR29,VAR4, VAR9,VAR37,VAR7,VAR23);
input clk, VAR32,VAR42;
input [1:0] VAR26, VAR30,VAR3,VAR15;
input [31:0] VAR11,VAR40, VAR18,VAR22, VAR20, VAR5,VAR1,VAR10;
input [4:0] VAR38,VAR16;
output [31:0] VAR17,VAR34;
output reg VAR8,VAR31;
output [31:0] VAR12,VAR24, VAR39,VAR41;
output reg [4:0] VAR2,VAR13, VAR19,VAR35, VAR29,VAR4;
output [31:0] VAR9, VAR37,VAR7,VAR23;
wire [31:0] VAR36,VAR21, VAR28, VAR14,VAR25,VAR27;
wire [25:0] VAR33,VAR6;
assign VAR7 = {VAR1[31:26], VAR33};
assign VAR23 ={VAR1[31:26], VAR6};
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/nor2/sky130_fd_sc_hs__nor2.behavioral.v
| 1,675 |
module MODULE1 (
VAR11 ,
VAR8 ,
VAR9 ,
VAR4,
VAR6
);
output VAR11 ;
input VAR8 ;
input VAR9 ;
input VAR4;
input VAR6;
wire VAR5 ;
wire VAR3;
nor VAR10 (VAR5 , VAR8, VAR9 );
VAR7 VAR1 (VAR3, VAR5, VAR4, VAR6);
buf VAR2 (VAR11 , VAR3 );
endmodule
|
apache-2.0
|
asicguy/gplgpu
|
hdl/vga/grap_data_rd.v
| 10,470 |
module MODULE1
(
input VAR62,
input VAR21,
input VAR1,
input [3:0] VAR26,
input VAR43,
input VAR5,
input VAR56,
input VAR76,
input VAR72,
input VAR8,
input VAR75,
input VAR63,
input VAR41, input VAR39, input [1:0] VAR4,
input VAR10,
input VAR59,
input [3:0] VAR33,
input [3:0] VAR19,
input VAR60,
input VAR28,
input VAR30,
input [31:0] VAR25,
output reg [31:0] VAR61,
output reg [31:0] VAR27,
output reg [7:0] VAR50,
output VAR36,
output VAR73
);
reg [7:0] VAR40;
reg [15:0] VAR47;
reg VAR52;
wire [7:0] VAR11;
wire VAR55;
wire [31:0] VAR35;
wire [7:0] VAR77;
wire VAR42;
wire VAR58;
wire VAR48;
wire VAR14;
wire VAR12;
wire VAR32;
wire VAR71;
wire VAR49;
wire VAR17;
wire VAR74;
wire VAR22;
wire VAR67;
wire VAR2;
wire VAR37;
wire VAR29;
wire VAR53;
wire VAR45;
wire VAR24;
wire VAR7;
wire VAR65;
wire VAR38;
wire VAR15;
wire [31:0] VAR20;
wire VAR57;
wire VAR66;
wire VAR46;
wire VAR31;
wire VAR16;
wire VAR34;
wire [31:0] VAR3;
wire VAR68;
wire VAR70;
wire VAR64;
wire VAR51;
wire VAR44;
wire VAR18;
wire VAR78;
wire VAR23;
wire VAR69;
wire VAR13;
wire VAR6;
wire VAR54;
wire VAR9;
assign VAR36 = VAR64 & VAR52 & VAR28;
assign VAR73 = VAR64 & VAR52 & VAR60;
assign VAR64 = VAR76 & VAR72;
assign VAR55 = VAR43;
always @(posedge VAR63 or negedge VAR75)
if (!VAR75) VAR52 <= 1'b0;
else VAR52 <= VAR55;
assign VAR13 = VAR52 & VAR62;
assign VAR6 = VAR52 & VAR21;
assign VAR54 = VAR1 &
(((VAR26[2:0] == 3'b001) & VAR6) |
((VAR26[1:0] == 2'b10) & VAR13) |
((VAR26[2:0] == 3'b010) & VAR6));
assign VAR9 = VAR1 &
(((VAR26[1:0] == 2'b01) & VAR13) |
((VAR26[2:0] == 3'b110) & VAR6) |
((VAR26[2:0] == 3'b101) & VAR6));
assign VAR17 = VAR56 & ~VAR10 & VAR39 &
((~VAR1 & (~VAR26[0] | ~VAR26[2])) |
VAR54);
assign VAR74 = VAR56 & ~VAR10 & VAR39 &
((~VAR1 & (~VAR26[1] |~VAR26[3])) |
VAR9);
assign VAR22 = VAR56 & VAR10 & VAR26[2] & VAR39;
assign VAR67 = VAR56 & VAR10 & VAR26[3] & VAR39;
always @(VAR52 or VAR25 or VAR75)
if (!VAR75) VAR61 <= 0;
else if (VAR52) VAR61 <= VAR25;
assign VAR48 = VAR10;
assign VAR14 = VAR59;
assign VAR12 = ~VAR48 & ~VAR14 & VAR38;
assign VAR32 = ~VAR48 & VAR14 & VAR38;
assign VAR71 = VAR48 & ~VAR14 & VAR38;
assign VAR49 = VAR48 & VAR14 & VAR38;
assign VAR45 = VAR12 | VAR17;
assign VAR24 = VAR32 | VAR74;
assign VAR7 = VAR71;
assign VAR65 = VAR49;
assign VAR38 = ~VAR39 & ~VAR41;
always @* begin
if (VAR24) VAR40 = VAR61[15:8];
end
else if (VAR7) VAR40 = VAR61[23:16];
else if (VAR65) VAR40 = VAR61[31:24];
else VAR40 = VAR61[7:0];
end
assign VAR15 = (VAR38 | (VAR39 & VAR56)) & VAR36;
assign VAR20 = {4{VAR40[7:0]}};
assign VAR57 = ~VAR56 & ~VAR10 & VAR39;
assign VAR66 = ~VAR56 & VAR10 & VAR39;
always @* begin
if(VAR66) VAR47 = VAR61[31:16];
end
else VAR47 = VAR61[15:0];
end
assign VAR3 = {2{VAR47[15:0]}};
assign VAR68 = VAR39 & ~VAR56 & VAR36;
assign VAR70 = VAR36 & VAR41;
always @(VAR15 or VAR68 or VAR70 or VAR73 or
VAR35 or VAR61 or VAR3 or VAR20) begin
if (VAR15) VAR27 = VAR20;
end
else if (VAR68) VAR27 = VAR3;
else if (VAR70) VAR27 = VAR61;
else if (VAR73) VAR27 = VAR35;
else VAR27 = VAR61;
end
always @(VAR10 or VAR59 or VAR61) begin
case ({VAR10, VAR59})
2'b00: VAR50 = VAR61[7:0];
2'b01: VAR50 = VAR61[15:8];
2'b10: VAR50 = VAR61[23:16];
2'b11: VAR50 = VAR61[31:24];
endcase
end
assign VAR11[0] = &((VAR33[3:0] ~^
{VAR61[24], VAR61[16],
VAR61[8], VAR61[0]}) |
~VAR19[3:0]);
assign VAR11[1] = &((VAR33[3:0] ~^
{VAR61[25], VAR61[17],
VAR61[9], VAR61[1]}) |
~VAR19[3:0]);
assign VAR11[2] = &((VAR33[3:0] ~^
{VAR61[26], VAR61[18],
VAR61[10], VAR61[2]}) |
~VAR19[3:0]);
assign VAR11[3] = &((VAR33[3:0] ~^
{VAR61[27], VAR61[19],
VAR61[11], VAR61[3]}) |
~VAR19[3:0]);
assign VAR11[4] = &((VAR33[3:0] ~^
{VAR61[28], VAR61[20],
VAR61[12], VAR61[4]}) |
~VAR19[3:0]);
assign VAR11[5] = &((VAR33[3:0] ~^
{VAR61[29], VAR61[21],
VAR61[13], VAR61[5]}) |
~VAR19[3:0]);
assign VAR11[6] = &((VAR33[3:0] ~^
{VAR61[30], VAR61[22],
VAR61[14], VAR61[6]}) |
~VAR19[3:0]);
assign VAR11[7] = &((VAR33[3:0] ~^
{VAR61[31], VAR61[23],
VAR61[15], VAR61[7]}) |
~VAR19[3:0]);
assign VAR35 ={4{VAR11[7:0]}};
endmodule
|
gpl-3.0
|
olajep/oh
|
src/elink/dv/dut_elink.v
| 14,821 |
module MODULE1(
VAR160, VAR73, VAR146, VAR120, VAR40,
VAR110, VAR2, VAR18, VAR75, VAR9, VAR81, VAR122, VAR31
);
parameter VAR112 = 32;
parameter VAR87 = 32;
parameter VAR58 = 2;
parameter VAR170 = 12;
parameter VAR55 = 6;
parameter VAR134 = 12;
parameter VAR144 = 104;
parameter VAR50 = 1;
input VAR110;
input VAR2;
output VAR160;
input VAR18;
input [VAR50*VAR50-1:0] VAR75;
input VAR9;
output VAR73;
input [VAR50-1:0] VAR81;
input [VAR50*VAR144-1:0] VAR122;
output [VAR50-1:0] VAR146;
output [VAR50-1:0] VAR120;
output [VAR50*VAR144-1:0] VAR40;
input [VAR50-1:0] VAR31;
wire VAR159; wire VAR156; wire VAR57; wire [11:0] VAR143; wire VAR61; wire VAR74; wire VAR27; wire VAR43; wire VAR17; wire VAR86; wire [11:0] VAR109; wire VAR172; wire VAR21; wire VAR95; wire [VAR144-1:0] VAR32; wire VAR30; wire [VAR144-1:0] VAR41; wire VAR29; wire [VAR144-1:0] VAR152; wire VAR69; wire VAR115; wire VAR72; wire [VAR144-1:0] VAR131; wire VAR106; wire VAR56;
wire VAR3;
wire [VAR144-1:0] VAR60;
wire VAR89;
wire VAR92;
wire VAR67; wire VAR145; wire VAR44; wire VAR103; wire VAR164; wire VAR91; wire VAR35; wire [VAR144-1:0] VAR119; wire [7:0] VAR22; wire [7:0] VAR94; wire VAR77; wire VAR51; wire VAR140; wire VAR165; wire VAR153; wire [VAR144-1:0] VAR137; wire VAR33; wire VAR99; wire [VAR144-1:0] VAR104; wire VAR28; wire VAR25; wire VAR127; wire VAR108; wire VAR101; wire VAR80; wire VAR168; wire VAR12; wire [7:0] VAR49; wire [7:0] VAR1; wire VAR117; wire VAR16; wire VAR6; wire VAR171;
assign VAR160 = VAR110;
VAR83 #(.VAR112(VAR112)) VAR83 (.VAR39(1'b0),
.VAR26({(VAR144){1'b0}}),
.VAR96(1'b0),
.VAR158({(VAR144){1'b0}}),
.VAR53(1'b0),
.VAR90(),
.VAR46(),
.VAR76 (VAR111),
.VAR105 (VAR99), .VAR102 (VAR104[VAR144-1:0]), .VAR132 (VAR33), .VAR59 (VAR153), .VAR128 (VAR137[VAR144-1:0]), .VAR10 (), .VAR125 (VAR146), .VAR139 (VAR120), .VAR118 (VAR40[VAR144-1:0]), .VAR151 (VAR35), .VAR37 (VAR119[VAR144-1:0]), .VAR42 (VAR28), .VAR162 (VAR33), .VAR167 (VAR81), .VAR93 (VAR122[VAR144-1:0]), .VAR97 (VAR31));
VAR124 VAR155 (.VAR135 (VAR73),
.VAR8 (1'b0), .VAR13 ({(VAR144){1'b0}}),
.VAR150 (), .VAR4 (),
.VAR78 (),
.VAR24 (),
.VAR65 (),
.VAR157 (1'b0), .VAR11 (1'b0), .VAR34 (VAR111),
.VAR36 (VAR91), .VAR14 (VAR164), .VAR141 (VAR103), .VAR19 (VAR44), .VAR84 (VAR165), .VAR100 (VAR140), .VAR88 (VAR51), .VAR169 (VAR77), .VAR113 (VAR94[7:0]), .VAR71 (VAR22[7:0]), .VAR163 (VAR143[11:0]), .VAR47 (VAR156), .VAR114 (VAR159), .VAR15 (VAR67), .VAR98 (VAR145), .VAR7 (VAR35), .VAR123 (VAR119[VAR144-1:0]), .VAR66 (VAR28), .VAR147 (VAR33), .VAR121 (VAR18), .VAR52 (VAR110), .VAR48 (VAR171), .VAR62 (VAR6), .VAR116 (VAR16), .VAR38 (VAR117), .VAR136 (VAR1[7:0]), .VAR129 (VAR49[7:0]), .VAR138 (VAR12), .VAR142 (VAR168), .VAR70 (VAR80), .VAR63 (VAR101), .VAR133 (VAR99), .VAR5 (VAR104[VAR144-1:0]), .VAR68 (VAR153), .VAR166 (VAR137[VAR144-1:0]));
VAR130 VAR130 (.VAR64 (VAR51),
.clk (VAR165),
.din (VAR94[7:0])
);
wire VAR54 = 1'b0;
wire VAR85 = 'b0;
wire VAR161 = 1'b0;
wire VAR20 = 'b0;
wire VAR23 = 1'b0;
VAR124 VAR148 (.VAR34 (1'b0),
.VAR133 (1'b0),
.VAR5 ({(VAR144){1'b0}}),
.VAR68 (1'b0),
.VAR166 ({(VAR144){1'b0}}),
.VAR8 (VAR72),
.VAR13 (VAR131[VAR144-1:0]),
.VAR135 (VAR127), .VAR36 (VAR12), .VAR14 (VAR168), .VAR141 (VAR80), .VAR19 (VAR101), .VAR84 (VAR171), .VAR100 (VAR6), .VAR88 (VAR16), .VAR169 (VAR117), .VAR113 (VAR1[7:0]), .VAR71 (VAR49[7:0]), .VAR163 (VAR109[11:0]), .VAR47 (VAR17), .VAR114 (VAR43), .VAR15 (VAR25), .VAR98 (VAR108), .VAR4 (VAR29), .VAR78 (VAR152[VAR144-1:0]), .VAR24 (VAR95), .VAR65 (VAR32[VAR144-1:0]), .VAR7 (VAR30), .VAR123 (VAR41[VAR144-1:0]), .VAR66 (VAR56), .VAR147 (VAR115), .VAR150 (VAR106), .VAR121 (VAR18), .VAR52 (VAR110), .VAR48 (VAR165), .VAR62 (VAR140), .VAR116 (VAR51), .VAR38 (VAR77), .VAR136 (VAR94[7:0]), .VAR129 (VAR22[7:0]), .VAR138 (VAR91), .VAR142 (VAR164), .VAR70 (VAR103), .VAR63 (VAR44), .VAR157 (VAR92), .VAR11 (VAR89));
wire VAR79;
assign VAR3 = VAR29 | VAR95;
assign VAR60[VAR144-1:0] = VAR29 ? VAR152[VAR144-1:0]:
VAR32[VAR144-1:0];
assign VAR89 = VAR79 | VAR29;
assign VAR92 = VAR79;
VAR107 VAR45 (.VAR31 (VAR106), .clk (VAR110),
.VAR146 (VAR79),
.VAR154 (12'h0),
.VAR120 (VAR72), .VAR40 (VAR131[VAR144-1:0]), .VAR18 (VAR18),
.VAR81 (VAR3), .VAR122 (VAR60[VAR144-1:0]));
endmodule
|
mit
|
ultraembedded/riscv
|
core/riscv/riscv_divider.v
| 6,141 |
module MODULE1
(
input VAR3
,input VAR4
,input VAR29
,input [ 31:0] VAR28
,input [ 31:0] VAR27
,input VAR26
,input [ 4:0] VAR30
,input [ 4:0] VAR21
,input [ 4:0] VAR8
,input [ 31:0] VAR14
,input [ 31:0] VAR15
,output VAR6
,output [ 31:0] VAR31
);
reg VAR25;
reg [31:0] VAR33;
wire VAR17 = (VAR28 & VAR35) == VAR32;
wire VAR37 = (VAR28 & VAR38) == VAR34;
wire VAR16 = (VAR28 & VAR13) == VAR20;
wire VAR2 = (VAR28 & VAR11) == VAR22;
wire VAR18 = ((VAR28 & VAR35) == VAR32) ||
((VAR28 & VAR38) == VAR34) ||
((VAR28 & VAR13) == VAR20) ||
((VAR28 & VAR11) == VAR22);
wire VAR23 = ((VAR28 & VAR35) == VAR32) || ((VAR28 & VAR13) == VAR20);
wire VAR7 = ((VAR28 & VAR35) == VAR32) || ((VAR28 & VAR38) == VAR34);
reg [31:0] VAR5;
reg [62:0] VAR12;
reg [31:0] VAR10;
reg [31:0] VAR39;
reg VAR40;
reg VAR1;
reg VAR24;
wire VAR9 = VAR29 & VAR18;
wire VAR36 = !(|VAR39) & VAR1;
always @(posedge VAR3 or posedge VAR4)
if (VAR4)
begin
VAR1 <= 1'b0;
VAR5 <= 32'b0;
VAR12 <= 63'b0;
VAR24 <= 1'b0;
VAR10 <= 32'b0;
VAR39 <= 32'b0;
VAR40 <= 1'b0;
end
else if (VAR9)
begin
VAR1 <= 1'b1;
VAR40 <= VAR7;
if (VAR23 && VAR14[31])
VAR5 <= -VAR14;
end
else
VAR5 <= VAR14;
if (VAR23 && VAR15[31])
VAR12 <= {-VAR15, 31'b0};
else
VAR12 <= {VAR15, 31'b0};
VAR24 <= (((VAR28 & VAR35) == VAR32) && (VAR14[31] != VAR15[31]) && |VAR15) ||
(((VAR28 & VAR13) == VAR20) && VAR14[31]);
VAR10 <= 32'b0;
VAR39 <= 32'h80000000;
end
else if (VAR36)
begin
VAR1 <= 1'b0;
end
else if (VAR1)
begin
if (VAR12 <= {31'b0, VAR5})
begin
VAR5 <= VAR5 - VAR12[31:0];
VAR10 <= VAR10 | VAR39;
end
VAR12 <= {1'b0, VAR12[62:1]};
VAR39 <= {1'b0, VAR39[31:1]};
end
reg [31:0] VAR19;
always @ *
begin
VAR19 = 32'b0;
if (VAR40)
VAR19 = VAR24 ? -VAR10 : VAR10;
end
else
VAR19 = VAR24 ? -VAR5 : VAR5;
end
always @(posedge VAR3 or posedge VAR4)
if (VAR4)
VAR25 <= 1'b0;
else
VAR25 <= VAR36;
always @(posedge VAR3 or posedge VAR4)
if (VAR4)
VAR33 <= 32'b0;
else if (VAR36)
VAR33 <= VAR19;
assign VAR6 = VAR25;
assign VAR31 = VAR33;
endmodule
|
bsd-3-clause
|
scalable-networks/ext
|
uhd/fpga/usrp2/control_lib/ram_harvard.v
| 2,427 |
module MODULE1
parameter VAR14=16384,
parameter VAR6=6,
parameter VAR7=6)
(input VAR28,
input VAR36,
input [VAR5-1:0] VAR10,
input [31:0] VAR33,
input [3:0] VAR9,
input VAR8,
input VAR29,
input VAR17,
input [VAR5-1:0] VAR24,
output [31:0] VAR11,
input [VAR5-1:0] VAR15,
input [31:0] VAR13,
output [31:0] VAR16,
input VAR18,
output VAR21,
input VAR1,
input [3:0] VAR23 );
reg VAR32;
reg VAR26;
VAR2 #(.VAR5(VAR5),.VAR14(VAR14))
VAR34
(.clk(VAR28),
.VAR4(VAR17 ? VAR24 : VAR10),
.VAR3(VAR33),
.VAR22(VAR11),
.VAR27(VAR17 ? 1'b0 : VAR29),
.VAR37(VAR17 ? 1'b1 : VAR8),
.VAR25(VAR9), .VAR19(VAR15),
.VAR20(VAR13),
.VAR12(VAR16),
.VAR30(VAR18),
.VAR35(VAR1),
.VAR31(VAR23)
);
assign VAR21 = VAR1 & (VAR18 | (VAR26 & ~VAR32));
always @(posedge VAR28)
if(VAR36)
VAR32 <= 1'b0;
else
VAR32 <= VAR21;
always @(posedge VAR28)
if(VAR36)
VAR26 <= 0;
else
VAR26 <= VAR1;
endmodule
|
gpl-2.0
|
rakeshkadamati/MIPS-32-Bit-Verilog
|
adder.v
| 2,817 |
module MODULE2(VAR73,VAR64,sum,VAR89,VAR41);
input VAR73,VAR64,VAR41;
output sum,VAR89;
xor VAR97(VAR111,VAR73,VAR64);
xor VAR51(sum,VAR111,VAR41);
and VAR52(VAR12,VAR111,VAR41);
and VAR79(VAR67,VAR73,VAR64);
or VAR8(VAR89,VAR12,VAR67);
endmodule
module MODULE1(VAR63,VAR5,VAR89,VAR90,VAR41);
input VAR41;
input [31:0] VAR63, VAR5;
output VAR89;
output [31:0] VAR90;
MODULE2 MODULE28(VAR63[0],VAR5[0],VAR90[0],VAR18,VAR41);
MODULE2 MODULE26(VAR63[1],VAR5[1],VAR90[1],VAR28,VAR18);
MODULE2 MODULE21(VAR63[2],VAR5[2],VAR90[2],VAR47,VAR28);
MODULE2 MODULE1(VAR63[3],VAR5[3],VAR90[3],VAR100,VAR47);
MODULE2 MODULE17(VAR63[4],VAR5[4],VAR90[4],VAR34,VAR100);
MODULE2 MODULE4(VAR63[5],VAR5[5],VAR90[5],VAR16,VAR34);
MODULE2 MODULE13(VAR63[6],VAR5[6],VAR90[6],VAR77,VAR16);
MODULE2 MODULE31(VAR63[7],VAR5[7],VAR90[7],VAR105,VAR77);
MODULE2 MODULE12(VAR63[8],VAR5[8],VAR90[8],VAR54,VAR105);
MODULE2 MODULE20(VAR63[9],VAR5[9],VAR90[9],VAR10,VAR54);
MODULE2 MODULE14(VAR63[10],VAR5[10],VAR90[10],VAR108,VAR10);
MODULE2 MODULE19(VAR63[11],VAR5[11],VAR90[11],VAR33,VAR108);
MODULE2 MODULE27(VAR63[12],VAR5[12],VAR90[12],VAR9,VAR33);
MODULE2 MODULE10(VAR63[13],VAR5[13],VAR90[13],VAR39,VAR9);
MODULE2 MODULE23(VAR63[14],VAR5[14],VAR90[14],VAR57,VAR39);
MODULE2 MODULE22(VAR63[15],VAR5[15],VAR90[15],VAR11,VAR57);
MODULE2 MODULE15(VAR63[16],VAR5[16],VAR90[16],VAR104,VAR11);
MODULE2 MODULE5(VAR63[17],VAR5[17],VAR90[17],VAR4,VAR104);
MODULE2 MODULE29(VAR63[18],VAR5[18],VAR90[18],VAR80,VAR4);
MODULE2 MODULE7(VAR63[19],VAR5[19],VAR90[19],VAR82,VAR80);
MODULE2 MODULE30(VAR63[20],VAR5[20],VAR90[20],VAR36,VAR82);
MODULE2 MODULE2(VAR63[21],VAR5[21],VAR90[21],VAR71,VAR36);
MODULE2 MODULE25(VAR63[22],VAR5[22],VAR90[22],VAR76,VAR71);
MODULE2 MODULE6(VAR63[23],VAR5[23],VAR90[23],VAR87,VAR76);
MODULE2 MODULE9(VAR63[24],VAR5[24],VAR90[24],VAR85,VAR87);
MODULE2 MODULE11(VAR63[25],VAR5[25],VAR90[25],VAR17,VAR85);
MODULE2 MODULE24(VAR63[26],VAR5[26],VAR90[26],VAR84,VAR17);
MODULE2 MODULE8(VAR63[27],VAR5[27],VAR90[27],VAR75,VAR84);
MODULE2 MODULE32(VAR63[28],VAR5[28],VAR90[28],VAR99,VAR75);
MODULE2 MODULE3(VAR63[29],VAR5[29],VAR90[29],VAR56,VAR99);
MODULE2 MODULE16(VAR63[30],VAR5[30],VAR90[30],VAR70,VAR56);
MODULE2 MODULE18(VAR63[31],VAR5[31],VAR90[31],VAR89,VAR70);
endmodule
module MODULE3(VAR63,VAR5,VAR89,VAR90,VAR41); input [31:0] VAR63,VAR5;
output [31:0] VAR90;
input VAR41;
output VAR89;
wire [31:0] VAR23;
xor VAR88(VAR23[0],VAR5[0],1);
xor VAR101(VAR23[1],VAR5[1],1);
xor VAR53(VAR23[2],VAR5[2],1);
xor VAR65(VAR23[3],VAR5[3],1);
xor VAR81(VAR23[4],VAR5[4],1);
xor VAR15(VAR23[5],VAR5[5],1);
xor VAR14(VAR23[6],VAR5[6],1);
xor VAR13(VAR23[7],VAR5[7],1);
xor VAR68(VAR23[8],VAR5[8],1);
xor VAR78(VAR23[9],VAR5[9],1);
xor VAR94(VAR23[10],VAR5[10],1);
xor VAR46(VAR23[11],VAR5[11],1);
xor VAR30(VAR23[12],VAR5[12],1);
xor VAR92(VAR23[13],VAR5[13],1);
xor VAR93(VAR23[14],VAR5[14],1);
xor VAR37(VAR23[15],VAR5[15],1);
xor VAR45(VAR23[16],VAR5[16],1);
xor VAR106(VAR23[17],VAR5[17],1);
xor VAR91(VAR23[18],VAR5[18],1);
xor VAR109(VAR23[19],VAR5[19],1);
xor VAR21(VAR23[20],VAR5[20],1);
xor VAR83(VAR23[21],VAR5[21],1);
xor VAR3(VAR23[22],VAR5[22],1);
xor VAR22(VAR23[23],VAR5[23],1);
xor VAR29(VAR23[24],VAR5[24],1);
xor VAR43(VAR23[25],VAR5[25],1);
xor VAR55(VAR23[26],VAR5[26],1);
xor VAR110(VAR23[27],VAR5[27],1);
xor VAR58(VAR23[28],VAR5[28],1);
xor VAR72(VAR23[29],VAR5[29],1);
xor VAR32(VAR23[30],VAR5[30],1);
xor VAR86(VAR23[31],VAR5[31],1);
endmodule
|
mit
|
vipinkmenon/scas
|
hw/fpga/source/user_logic_if/user_ddr_strm_arbitrator.v
| 5,738 |
module MODULE1 #(
parameter VAR35 = 'd4,
parameter VAR50 = 'd32,
parameter VAR8 = 'd256,
parameter VAR41 = 'd32
)
(
input VAR51,
input VAR42,
input [VAR35-1:0] VAR23,
output reg [VAR35-1:0] VAR21,
input [VAR50*VAR35-1 : 0] VAR10,
output reg [VAR8-1:0] VAR7,
output reg [VAR35-1:0] VAR3,
input [VAR35-1:0] VAR2,
output reg [VAR35-1:0] VAR44,
input [VAR50*VAR35-1 : 0] VAR28,
input [VAR8*VAR35-1:0] VAR39,
input [VAR41*VAR35-1:0] VAR36,
input [VAR8-1:0] VAR19,
output [VAR8-1:0] VAR49,
output [VAR41-1:0] VAR46,
output reg VAR26,
output [VAR50-1:0] VAR9,
output [VAR50-1:0] VAR18,
input VAR12,
input VAR25,
output VAR48,
input VAR34
);
reg [VAR6(VAR35)-1:0] VAR4;
reg [VAR6(VAR35)-1:0] VAR33;
wire [VAR6(VAR35)-1:0] VAR31;
wire [VAR6(VAR35)-1:0] VAR43;
wire VAR5;
wire VAR27;
wire VAR40;
reg VAR1;
wire VAR38;
reg VAR45;
assign VAR18 = VAR10[VAR33*VAR50+:VAR50];
assign VAR5 = |VAR2[VAR35-1:0];
assign VAR27 = |VAR23[VAR35-1:0];
always @
begin
VAR7 <= VAR19;
VAR3 <= {VAR35{1'b0}};
VAR3[VAR43] <= VAR25;
end
localparam VAR11 = 'd0,
VAR15 = 'd1;
reg VAR14;
reg [1:0] VAR22;
assign VAR31 = VAR33;
always @(posedge VAR51)
begin
if(!VAR42)
begin
VAR4 <= 0;
end
else
begin
if(VAR2[VAR4])
begin
VAR4 <= VAR4;
end
else if(VAR5)
begin
VAR4 <= VAR4 + 1'b1;
end
end
end
always @(posedge VAR51)
begin
if(!VAR42)
begin
VAR14 <= VAR11;
VAR33 <= 0;
VAR1 <= 1'b0;
end
else
begin
case(VAR14)
VAR11:begin
VAR1 <= 1'b0;
if(VAR23[VAR33])
begin
VAR14 <= VAR15;
VAR1 <= 1'b1;
end
else if(VAR27)
begin
VAR33 <= VAR33 + 1'b1;
end
end
VAR15:begin
VAR1 <= 1'b0;
if(VAR12)
begin
VAR1 <= 1'b1;
VAR14 <= VAR11;
end
end
endcase
end
end
VAR20 VAR20 (
.VAR17(VAR51), .VAR30(VAR42), .VAR24(VAR2[VAR4]), .VAR16(VAR40), .VAR47({VAR36[VAR4*VAR41+:VAR41],VAR28[VAR4*VAR50+:VAR50],VAR39[VAR4*VAR8+:VAR8]}), .VAR32(VAR48), .VAR13(VAR34), .VAR37({VAR46,VAR9,VAR49}) );
VAR29 VAR29 (
.VAR17(VAR51), .VAR30(VAR42), .VAR24(VAR1), .VAR16(), .VAR47(VAR31), .VAR32(), .VAR13(VAR25), .VAR37(VAR43) );
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/dlclkp/sky130_fd_sc_ms__dlclkp.blackbox.v
| 1,259 |
module MODULE1 (
VAR2,
VAR1,
VAR5
);
output VAR2;
input VAR1;
input VAR5 ;
supply1 VAR3;
supply0 VAR7;
supply1 VAR6 ;
supply0 VAR4 ;
endmodule
|
apache-2.0
|
ShepardSiegel/ocpi
|
coregen/ddr3_s4_uniphy/ddr3_s4_uniphy/ddr3_s4_uniphy_p0_qsys_sequencer_cpu_inst_jtag_debug_module_tck.v
| 9,095 |
module MODULE1 (
VAR31,
VAR12,
VAR35,
VAR2,
VAR37,
VAR8,
VAR20,
VAR18,
VAR28,
VAR1,
VAR13,
VAR27,
VAR6,
VAR24,
VAR25,
VAR34,
VAR32,
VAR33,
VAR4,
VAR22,
VAR9,
VAR11,
VAR30,
VAR16,
VAR15,
VAR39,
VAR29,
VAR23,
VAR10,
VAR17,
VAR3
)
;
output [ 1: 0] VAR29;
output VAR23;
output [ 37: 0] VAR10;
output VAR17;
output VAR3;
input [ 31: 0] VAR31;
input [ 31: 0] VAR12;
input VAR35;
input VAR2;
input VAR37;
input VAR8;
input VAR20;
input [ 1: 0] VAR18;
input VAR28;
input VAR1;
input VAR13;
input VAR27;
input VAR6;
input VAR24;
input VAR25;
input VAR34;
input [ 35: 0] VAR32;
input VAR33;
input [ 6: 0] VAR4;
input VAR22;
input VAR9;
input VAR11;
input VAR30;
input VAR16;
input VAR15;
input VAR39;
reg [ 2: 0] VAR36 ;
wire VAR40;
reg [ 1: 0] VAR29;
wire VAR23;
wire VAR5;
reg [ 37: 0] VAR10 ;
wire VAR17;
wire VAR3;
wire VAR26;
wire VAR19;
always @(posedge VAR24)
begin
if (VAR16)
case (VAR18)
2'b00: begin
VAR10[35] <= VAR40;
VAR10[34] <= VAR1;
VAR10[33] <= VAR6;
VAR10[32 : 1] <= VAR31;
VAR10[0] <= VAR5;
end
2'b01: begin
VAR10[35 : 0] <= VAR32;
VAR10[37] <= VAR33;
VAR10[36] <= VAR34;
end
2'b10: begin
VAR10[37] <= VAR30;
VAR10[36] <= VAR8;
VAR10[35] <= VAR37;
VAR10[34] <= VAR2;
VAR10[33] <= VAR35;
VAR10[32 : 1] <= VAR12;
VAR10[0] <= VAR11;
end
2'b11: begin
VAR10[15 : 12] <= 1'b0;
VAR10[11 : 2] <= VAR4;
VAR10[1] <= VAR9;
VAR10[0] <= VAR22;
end
endcase if (VAR15)
case (VAR36)
3'b000: begin
VAR10 <= {VAR25, VAR10[37 : 2], VAR25};
end
3'b001: begin
VAR10 <= {VAR25, VAR10[37 : 9], VAR25, VAR10[7 : 1]};
end
3'b010: begin
VAR10 <= {VAR25, VAR10[37 : 17], VAR25, VAR10[15 : 1]};
end
3'b011: begin
VAR10 <= {VAR25, VAR10[37 : 33], VAR25, VAR10[31 : 1]};
end
3'b100: begin
VAR10 <= {VAR25, VAR10[37], VAR25, VAR10[35 : 1]};
end
3'b101: begin
VAR10 <= {VAR25, VAR10[37 : 1]};
end
default: begin
VAR10 <= {VAR25, VAR10[37 : 2], VAR25};
end
endcase if (VAR39)
case (VAR18)
2'b00: begin
VAR36 <= 3'b100;
end
2'b01: begin
VAR36 <= 3'b101;
end
2'b10: begin
VAR36 <= 3'b101;
end
2'b11: begin
VAR36 <= 3'b010;
end
endcase end
assign VAR3 = VAR10[0];
assign VAR17 = VAR28;
assign VAR26 = VAR23;
VAR14 VAR21
(
.clk (VAR24),
.din (VAR20),
.dout (VAR40),
.VAR27 (VAR26)
);
assign VAR19 = VAR23;
VAR14 VAR38
(
.clk (VAR24),
.din (VAR13),
.dout (VAR5),
.VAR27 (VAR19)
);
always @(posedge VAR24 or negedge VAR23)
begin
if (VAR23 == 0)
VAR29 <= 2'b0;
end
else
VAR29 <= {VAR40, VAR5};
end
assign VAR23 = VAR27;
endmodule
|
lgpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hvl
|
cells/sdlclkp/sky130_fd_sc_hvl__sdlclkp.blackbox.v
| 1,301 |
module MODULE1 (
VAR8,
VAR7 ,
VAR6,
VAR2
);
output VAR8;
input VAR7 ;
input VAR6;
input VAR2 ;
supply1 VAR1;
supply0 VAR5;
supply1 VAR3 ;
supply0 VAR4 ;
endmodule
|
apache-2.0
|
trivoldus28/pulsarch-verilog
|
design/sys/iop/common/rtl/cluster_header_ctu.v
| 3,346 |
module MODULE1 (
VAR24, VAR25, VAR13, VAR5,
VAR23, VAR12, VAR21, VAR14, VAR3, VAR7, VAR19,
VAR28
);
input VAR23;
input VAR12;
input VAR21;
input VAR14;
input VAR3;
input VAR7;
output VAR24;
output VAR25;
output VAR13;
input VAR19; input VAR28;
output VAR5;
wire VAR4;
wire VAR18;
wire VAR25;
wire VAR24;
wire VAR10;
VAR16 VAR1 ( .VAR5(),
.VAR22 (VAR4),
.VAR27 (VAR23),
.VAR17 (VAR12),
.VAR11(1'b0),
.VAR28(1'b0)
);
VAR29 VAR2 ( .VAR5 (VAR18),
.VAR27 (VAR23),
.VAR11 (VAR4)
);
reg VAR9;
always @(VAR23) VAR9 = VAR23;
assign VAR13 = VAR9;
VAR20 VAR8 (
.VAR6(VAR25),
.VAR5(VAR10),
.VAR15(VAR14),
.VAR23(VAR23),
.VAR13(VAR13),
.VAR21(VAR21),
.VAR19(VAR19),
.VAR28(VAR28)
);
VAR20 VAR26 (
.VAR6(VAR24),
.VAR5(VAR5),
.VAR15(VAR7),
.VAR23(VAR23),
.VAR13(VAR13),
.VAR21(VAR3),
.VAR19(VAR10),
.VAR28(VAR28)
);
endmodule
|
gpl-2.0
|
pemsac/ANN_project
|
ANN_project.hls/ANN_complete/ANN_complete/solution1/syn/verilog/ANN_fcmp_32ns_32ns_1_1.v
| 2,372 |
module MODULE1
VAR1 = 6,
VAR23 = 1,
VAR26 = 32,
VAR31 = 32,
VAR7 = 1
)(
input wire [VAR26-1:0] VAR3,
input wire [VAR31-1:0] VAR24,
input wire [4:0] VAR12,
output wire [VAR7-1:0] dout
);
localparam [4:0]
VAR9 = 5'b00001,
VAR36 = 5'b00010,
VAR39 = 5'b00011,
VAR17 = 5'b00100,
VAR25 = 5'b00101,
VAR33 = 5'b00110,
VAR4 = 5'b01000;
localparam [7:0]
VAR40 = 8'b00010100,
VAR37 = 8'b00100100,
VAR34 = 8'b00110100,
VAR21 = 8'b00001100,
VAR30 = 8'b00011100,
VAR2 = 8'b00101100,
VAR27 = 8'b00000100;
wire VAR41;
wire [31:0] VAR20;
wire VAR5;
wire [31:0] VAR29;
wire VAR16;
reg [7:0] VAR15;
wire VAR28;
wire [7:0] VAR6;
VAR11 VAR14 (
.VAR18 ( VAR41 ),
.VAR13 ( VAR20 ),
.VAR35 ( VAR5 ),
.VAR10 ( VAR29 ),
.VAR22 ( VAR16 ),
.VAR38 ( VAR15 ),
.VAR8 ( VAR28 ),
.VAR32 ( VAR6 )
);
assign VAR41 = 1'b1;
assign VAR20 = VAR3==='VAR19 ? 'b0 : VAR3;
assign VAR5 = 1'b1;
assign VAR29 = VAR24==='VAR19 ? 'b0 : VAR24;
assign VAR16 = 1'b1;
assign dout = VAR6[0];
always @(*) begin
case (VAR12)
VAR9 : VAR15 = VAR40;
VAR36 : VAR15 = VAR37;
VAR39 : VAR15 = VAR34;
VAR17 : VAR15 = VAR21;
VAR25 : VAR15 = VAR30;
VAR33 : VAR15 = VAR2;
VAR4 : VAR15 = VAR27;
default : VAR15 = VAR40;
endcase
end
endmodule
|
gpl-3.0
|
sukinull/hls_stream
|
Vivado/example.hls/example.hls.srcs/sources_1/ipshared/xilinx.com/pixelq_op_v1_0/0d718de5/hdl/verilog/FIFO_pixelq_op_img_cols_V_channel.v
| 2,999 |
module MODULE1 (
clk,
VAR17,
VAR20,
VAR4,
VAR22);
parameter VAR16 = 32'd12;
parameter VAR13 = 32'd2;
parameter VAR21 = 32'd3;
input clk;
input [VAR16-1:0] VAR17;
input VAR20;
input [VAR13-1:0] VAR4;
output [VAR16-1:0] VAR22;
reg[VAR16-1:0] VAR26 [0:VAR21-1];
integer VAR24;
always @ (posedge clk)
begin
if (VAR20)
begin
for (VAR24=0;VAR24<VAR21-1;VAR24=VAR24+1)
VAR26[VAR24+1] <= VAR26[VAR24];
VAR26[0] <= VAR17;
end
end
assign VAR22 = VAR26[VAR4];
endmodule
module MODULE2 (
clk,
reset,
VAR25,
VAR10,
VAR14,
VAR23,
VAR15,
VAR6,
VAR12,
VAR27);
parameter VAR7 = "VAR11";
parameter VAR16 = 32'd12;
parameter VAR13 = 32'd2;
parameter VAR21 = 32'd3;
input clk;
input reset;
output VAR25;
input VAR10;
input VAR14;
output[VAR16 - 1:0] VAR23;
output VAR15;
input VAR6;
input VAR12;
input[VAR16 - 1:0] VAR27;
wire[VAR13 - 1:0] VAR1 ;
wire[VAR16 - 1:0] VAR18, VAR5;
reg[VAR13:0] VAR9 = {(VAR13+1){1'b1}};
reg VAR8 = 0, VAR19 = 1;
assign VAR25 = VAR8;
assign VAR15 = VAR19;
assign VAR18 = VAR27;
assign VAR23 = VAR5;
always @ (posedge clk) begin
if (reset == 1'b1)
begin
VAR9 <= ~{VAR13+1{1'b0}};
VAR8 <= 1'b0;
VAR19 <= 1'b1;
end
else begin
if (((VAR14 & VAR10) == 1 & VAR8 == 1) &&
((VAR12 & VAR6) == 0 | VAR19 == 0))
begin
VAR9 <= VAR9 -1;
if (VAR9 == 0)
VAR8 <= 1'b0;
VAR19 <= 1'b1;
end
else if (((VAR14 & VAR10) == 0 | VAR8 == 0) &&
((VAR12 & VAR6) == 1 & VAR19 == 1))
begin
VAR9 <= VAR9 +1;
VAR8 <= 1'b1;
if (VAR9 == VAR21-2)
VAR19 <= 1'b0;
end
end
end
assign VAR1 = VAR9[VAR13] == 1'b0 ? VAR9[VAR13-1:0]:{VAR13{1'b0}};
assign VAR2 = (VAR12 & VAR6) & VAR19;
MODULE1
.VAR16(VAR16),
.VAR13(VAR13),
.VAR21(VAR21))
VAR3 (
.clk(clk),
.VAR17(VAR18),
.VAR20(VAR2),
.VAR4(VAR1),
.VAR22(VAR5));
endmodule
|
gpl-2.0
|
archlabo/Frix
|
fpga/nexys4_ddr/project/project.srcs/sources_1/ip/mig/mig/example_design/rtl/traffic_gen/mig_7series_v2_0_data_prbs_gen.v
| 4,725 |
module MODULE1 #
(
parameter VAR4 = 100,
parameter VAR6 = "VAR14",
parameter VAR9 = 32, parameter VAR5 = 32
)
(
input VAR12,
input VAR2,
input VAR13,
input VAR1, input [VAR9 - 1:0] VAR10,
output [VAR9 - 1:0] VAR11 );
reg [VAR9 - 1 :0] VAR7;
reg [VAR9 :1] VAR3;
integer VAR8;
always @ (posedge VAR12)
begin
if (VAR1 && VAR6 == "VAR14" || VAR13 )
begin
end
else if (VAR2) begin
end
end
always @ (VAR3[VAR9:1]) begin
VAR7 = VAR3[VAR9:1];
end
assign VAR11 = VAR7;
endmodule
|
bsd-2-clause
|
davidkoltak/tawas-core
|
ip/rcn/rtl/rcn_slave.v
| 1,337 |
module MODULE1
(
input rst,
input clk,
input [68:0] VAR16,
output [68:0] VAR15,
output VAR5,
output wr,
output [3:0] VAR2,
output [23:0] addr,
output [31:0] VAR12,
input [31:0] VAR14
);
parameter VAR10 = 0;
parameter VAR13 = 1;
reg [68:0] VAR4;
reg [68:0] VAR6;
reg [68:0] VAR7;
assign VAR15 = VAR7;
wire [23:0] VAR11 = VAR10;
wire [23:0] VAR8 = VAR13;
wire VAR1 = VAR4[68] && VAR4[67] && ((VAR4[55:34] & VAR11[23:2]) == VAR8[23:2]);
reg VAR3;
wire [68:0] VAR9;
always @ (posedge clk or posedge rst)
if (rst)
begin
VAR4 <= 69'd0;
VAR6 <= 69'd0;
VAR3 <= 1'b0;
VAR7 <= 69'd0;
end
else
begin
VAR4 <= VAR16;
VAR6 <= VAR4;
VAR3 <= VAR1;
VAR7 <= (VAR3) ? VAR9 : VAR6;
end
assign VAR5 = VAR1;
assign wr = VAR4[66];
assign VAR2 = VAR4[59:56];
assign addr = {VAR4[55:34], 2'd0};
assign VAR12 = VAR4[31:0];
assign VAR9 = {1'b1, 1'b0, VAR6[66:32], VAR14};
endmodule
|
mit
|
Gum-Joe/Sora
|
FPGA/SISO/rtl/pcie_userapp_wrapper/pcie_dma_engine/internal_dma_ctrl.v
| 7,494 |
module MODULE1
(
input clk,
input rst,
input [31:0] VAR2,
input [6:0] VAR14,
input [6:0] VAR9,
input VAR10,
output reg [31:0] VAR1,
output [63:0] VAR7, output reg [31:0] VAR6, output reg [31:0] VAR11,
output VAR15, input VAR4,
input [31:0] VAR12,
input [31:0] VAR8
);
reg [31:0] VAR5, VAR13;
reg [31:0] VAR3;
assign VAR7[63:0] = {VAR13,VAR5};
assign VAR15 = VAR3[2];
always@(posedge clk or posedge rst) begin
if(rst) begin
VAR5 <= 0;
VAR13 <= 0;
VAR6 <= 0;
VAR11 <= 0;
end else begin
if(VAR10) begin
case(VAR14)
7'b0001100: VAR5 <= VAR2; 7'b0010000: VAR13 <= VAR2; 7'b0010100: VAR6 <= VAR2; 7'b0011100: VAR11 <= VAR2; default: begin
VAR5 <= VAR5;
VAR13 <= VAR13;
VAR6 <= VAR6;
VAR11 <= VAR11;
end
endcase
end
end
end
always@(posedge clk) begin
if(rst) begin
VAR3[3:2] <= 2'b00;
end else begin
if(VAR4) begin VAR3[2] <= 1'b0;
VAR3[3] <= 1'b1;
end else if(VAR10) begin
case(VAR14)
7'b0101000: begin VAR3[31:4] <= VAR2[31:4];
VAR3[1:0] <= VAR2[1:0];
if(VAR2[2])
VAR3[2] <= 1'b1;
end
else
VAR3[2] <= VAR3[2];
if(VAR2[3])
VAR3[3] <= 1'b0;
end
else
VAR3[3] <= VAR3[3];
end
default: begin
VAR3[3:2] <= VAR3[3:2];
end
endcase
end
end
end
always@(posedge clk or posedge rst )
begin
if(rst)
begin
VAR1 <= 0;
end
else
begin
case(VAR9[6:0])
7'b0001100: VAR1 <= VAR5;
7'b0010000: VAR1 <= VAR13;
7'b0010100: VAR1 <= VAR6;
7'b0011100: VAR1 <= VAR11;
7'b0101000: VAR1 <= VAR3;
7'b0110000: VAR1 <= VAR12;
7'b0110100: VAR1 <= VAR8;
endcase
end
end
endmodule
|
bsd-2-clause
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/bufbuf/sky130_fd_sc_ls__bufbuf.blackbox.v
| 1,224 |
module MODULE1 (
VAR1,
VAR4
);
output VAR1;
input VAR4;
supply1 VAR2;
supply0 VAR6;
supply1 VAR5 ;
supply0 VAR3 ;
endmodule
|
apache-2.0
|
ShepardSiegel/ocpi
|
libsrc/hdl/ocpi/xilinx_v6_pcie_wrapper.v
| 15,249 |
module MODULE1
(
VAR59, VAR100, VAR52, VAR55,
VAR1, VAR80, VAR68, VAR96,
VAR40, VAR95, VAR64, VAR74, VAR19,
VAR42, VAR48, VAR26, VAR11, VAR72,
VAR32, VAR22, VAR30, VAR45, VAR69,
VAR20, VAR33, VAR25,
VAR43, VAR58,
VAR31, VAR38,
VAR84, VAR15, VAR67,
VAR4, VAR92, VAR23, VAR71,
VAR90, VAR73, VAR50,
VAR46, VAR14, VAR3,
VAR99, VAR101,
VAR13, VAR78, VAR91,
VAR9, VAR87, VAR10, VAR12,
VAR29, VAR70, VAR53, VAR36,
VAR54,
VAR93, VAR18, VAR51, VAR61,
VAR35, VAR17, VAR34, VAR39, VAR47,
VAR89, VAR28, VAR63, VAR44, VAR65,
VAR81, VAR83,
VAR103, VAR57,
VAR24, VAR75, VAR49, VAR66,
VAR79, VAR7, VAR6, VAR16,
VAR82, VAR2, VAR86,
VAR62, VAR97, VAR5,
VAR102, VAR60, VAR56,
VAR8, VAR41, VAR77,
VAR104, VAR98, VAR27, VAR88
);
parameter VAR94 = "VAR76";
input [3:0] VAR88; input [31:0] VAR27; input [63:0] VAR98; input [9:0] VAR104; input VAR77; input VAR41; input VAR8; input VAR56; input VAR60; input VAR102; input VAR5; input [47:0] VAR97; input VAR62; input VAR86; input [7:0] VAR2; input VAR82; input VAR16; input VAR6; input VAR7; input VAR79; input VAR66; input [3:0] VAR49; input [3:0] VAR75; input VAR24; input [1:0] VAR57; input VAR103; input [1:0] VAR83; input VAR81; input VAR65; input VAR44; input [2:0] VAR63; input VAR28; input VAR89; input VAR47; input [63:0] VAR39; input VAR34; input VAR17; input VAR35; input VAR61; input VAR51; input VAR18; input VAR93;
output [7:0] VAR54; output [15:0] VAR36; output [15:0] VAR53; output [15:0] VAR70; output [4:0] VAR29; output [31:0] VAR12; output [15:0] VAR10; output VAR87; output [2:0] VAR9; output [7:0] VAR91; output [2:0] VAR78; output VAR13; output VAR101; output VAR99; output VAR3; output [15:0] VAR14; output [15:0] VAR46; output [2:0] VAR50; output VAR73; output VAR90; output [1:0] VAR71; output VAR23; output [15:0] VAR92; output VAR4; output [3:0] VAR15; output [3:0] VAR67; output [2:0] VAR84; output [1:0] VAR38; output VAR31; output VAR58; output VAR43; output [5:0] VAR25; output VAR33; output VAR20; output [1:0] VAR69; output VAR30; output VAR45; output [11:0] VAR22; output [7:0] VAR32; output [11:0] VAR72; output [7:0] VAR11; output [11:0] VAR26; output [7:0] VAR48; output VAR42; output [6:0] VAR19; output [63:0] VAR74; output VAR64; output VAR95; output VAR40; output VAR96; output VAR68; output VAR80; output VAR1; output [5:0] VAR55; output VAR52; output VAR100; output VAR59;
VAR37 #(
.VAR94 ( VAR94 )
)
VAR85
(
.VAR15 (VAR15),
.VAR67 (VAR67),
.VAR30 (VAR30),
.VAR21 (VAR45) , .VAR40 (VAR40),
.VAR42 (VAR42),
.VAR55 (VAR55),
.VAR52 (VAR52),
.VAR59 (VAR59),
.VAR100 (VAR100),
.VAR74 (VAR74),
.VAR96 (VAR96),
.VAR68 (VAR68),
.VAR64 (VAR64),
.VAR1 (VAR1),
.VAR80 (VAR80),
.VAR95 (VAR95),
.VAR19 (VAR19),
.VAR22 (VAR22),
.VAR32 (VAR32),
.VAR72 (VAR72),
.VAR11 (VAR11),
.VAR26 (VAR26),
.VAR48 (VAR48),
.VAR12 (VAR12),
.VAR23 (VAR23),
.VAR87 (VAR87),
.VAR3 (VAR3),
.VAR91 (VAR91),
.VAR78 (VAR78),
.VAR13 (VAR13),
.VAR101 (VAR101),
.VAR99 (VAR99),
.VAR4 (VAR4),
.VAR54 (VAR54),
.VAR29 (VAR29),
.VAR9 (VAR9),
.VAR92 (VAR92),
.VAR36 (VAR36),
.VAR10 (VAR10),
.VAR53 (VAR53),
.VAR46 (VAR46),
.VAR14 (VAR14),
.VAR70 (VAR70),
.VAR50 (VAR50),
.VAR73 (VAR73),
.VAR90 (VAR90),
.VAR71 (VAR71),
.VAR84 (VAR84),
.VAR38 (VAR38),
.VAR31 (VAR31),
.VAR58 (VAR58),
.VAR43 (VAR43),
.VAR25 (VAR25),
.VAR33 (VAR33),
.VAR20 (VAR20),
.VAR69 (VAR69),
.VAR75 (VAR75),
.VAR49 (VAR49),
.VAR39 (VAR39),
.VAR35 (VAR35),
.VAR61 (VAR61),
.VAR34 (VAR34),
.VAR18 (VAR18),
.VAR51 (VAR51),
.VAR17 (VAR17),
.VAR47 (VAR47),
.VAR93 (VAR93),
.VAR28 (VAR28),
.VAR89 (VAR89),
.VAR63 (VAR63),
.VAR27 (VAR27),
.VAR88 (VAR88),
.VAR104 (VAR104),
.VAR66 (VAR66),
.VAR6 (VAR6),
.VAR77 (VAR77),
.VAR62 (VAR62),
.VAR60 (VAR60),
.VAR8 (VAR8),
.VAR41 (VAR41),
.VAR56 (VAR56),
.VAR5 (VAR5),
.VAR102 (VAR102),
.VAR97 (VAR97),
.VAR82 (VAR82),
.VAR86 (VAR86),
.VAR2 (VAR2),
.VAR79 (VAR79),
.VAR7 (VAR7),
.VAR16 (VAR16),
.VAR98 (VAR98),
.VAR24 (VAR24),
.VAR57 (VAR57),
.VAR103 (VAR103),
.VAR83 (VAR83),
.VAR81 (VAR81),
.VAR65 (VAR65),
.VAR44 (VAR44));
endmodule
|
lgpl-3.0
|
alexforencich/verilog-mersenne
|
rtl/axis_mt19937_64.v
| 7,901 |
module MODULE1
(
input wire clk,
input wire rst,
output wire [63:0] VAR34,
output wire VAR26,
input wire VAR16,
output wire VAR10,
input wire [63:0] VAR11,
input wire VAR38
);
localparam [1:0]
VAR41 = 2'd0,
VAR2 = 2'd1;
reg [1:0] VAR3 = VAR41, VAR17;
reg [63:0] VAR4 [311:0];
reg [63:0] VAR9 = 0, VAR32;
reg [9:0] VAR30 = 313, VAR8;
reg [63:0] VAR31, VAR37, VAR5, VAR25, VAR36;
reg [9:0] VAR20;
reg [63:0] VAR6;
reg VAR7;
reg [9:0] VAR23 = 0, VAR12;
reg [63:0] VAR24 = 0;
reg [9:0] VAR15 = 0, VAR19;
reg [63:0] VAR27 = 0;
reg [63:0] VAR33 = 0, VAR40;
reg [63:0] VAR39 = 0, VAR43;
reg [63:0] VAR28 = 0, VAR14;
reg [5:0] VAR22 = 0, VAR35;
reg [63:0] VAR1 = 0, VAR18;
reg VAR42 = 0, VAR13;
reg VAR21 = 0;
assign VAR34 = VAR1;
assign VAR26 = VAR42;
assign VAR10 = VAR21;
always @* begin
VAR17 = 2'VAR29;
VAR32 = VAR9;
VAR8 = VAR30;
VAR6 = 0;
VAR20 = 0;
VAR7 = 0;
VAR31 = 64'VAR29;
VAR37 = 64'VAR29;
VAR5 = 64'VAR29;
VAR25 = 64'VAR29;
VAR36 = 64'VAR29;
VAR12 = VAR23;
VAR19 = VAR15;
VAR40 = VAR33;
VAR43 = VAR39;
VAR14 = VAR28;
VAR35 = VAR22;
VAR18 = VAR1;
VAR13 = VAR42 & ~VAR16;
case (VAR3)
VAR41: begin
if (VAR38) begin
VAR32 = VAR11;
VAR40 = 0;
VAR43 = VAR32 ^ (VAR32 >> 62);
VAR14 = 64'd6364136223846793005;
VAR35 = 63;
VAR6 = VAR32;
VAR20 = 0;
VAR7 = 1;
VAR8 = 1;
VAR17 = VAR2;
end else if (VAR16) begin
if (VAR30 == 313) begin
VAR32 = 64'd5489;
VAR40 = 0;
VAR43 = VAR32 ^ (VAR32 >> 62);
VAR14 = 64'd6364136223846793005;
VAR35 = 63;
VAR6 = VAR32;
VAR20 = 0;
VAR7 = 1;
VAR8 = 1;
VAR17 = VAR2;
end else begin
if (VAR30 < 311)
VAR8 = VAR30 + 1;
end
else
VAR8 = 0;
if (VAR23 < 311)
VAR12 = VAR23 + 1;
end
else
VAR12 = 0;
if (VAR15 < 311)
VAR19 = VAR15 + 1;
end
else
VAR19 = 0;
VAR32 = VAR24;
VAR31 = {VAR9[63:31], VAR24[30:0]};
VAR37 = VAR27 ^ (VAR31 >> 1) ^ (VAR31[0] ? 64'hB5026F5AA96619E9 : 64'h0);
VAR5 = VAR37 ^ ((VAR37 >> 29) & 64'h5555555555555555) ;
VAR25 = VAR5 ^ ((VAR5 << 17) & 64'h71D67FFFEDA60000);
VAR36 = VAR25 ^ ((VAR25 << 37) & 64'hFFF7EEE000000000);
VAR18 = VAR36 ^ (VAR36 >> 43);
VAR13 = 1;
VAR6 = VAR37;
VAR20 = VAR30;
VAR7 = 1;
VAR17 = VAR41;
end
end else begin
VAR17 = VAR41;
end
end
VAR2: begin
if (VAR22 == 0) begin
if (VAR30 < 312) begin
VAR32 = VAR33 + VAR30;
VAR40 = 0;
VAR43 = VAR32 ^ (VAR32 >> 62);
VAR14 = 64'd6364136223846793005;
VAR35 = 63;
VAR6 = VAR32;
VAR20 = VAR30;
VAR7 = 1;
VAR8 = VAR30 + 1;
VAR12 = 0;
VAR17 = VAR2;
end else begin
VAR8 = 0;
VAR32 = VAR24;
VAR12 = 1;
VAR19 = 156;
VAR17 = VAR41;
end
end else begin
VAR35 = VAR22 - 1;
VAR43 = VAR39 << 1;
VAR14 = VAR28 >> 1;
if (VAR28[0]) VAR40 = VAR33 + VAR39;
VAR17 = VAR2;
end
end
endcase
end
always @(posedge clk) begin
if (rst) begin
VAR3 <= VAR41;
VAR30 <= 313;
VAR23 <= 0;
VAR15 <= 0;
VAR33 <= 0;
VAR39 <= 0;
VAR28 <= 0;
VAR22 <= 0;
VAR1 <= 0;
VAR42 <= 0;
VAR21 <= 0;
end else begin
VAR3 <= VAR17;
VAR9 = VAR32;
VAR30 <= VAR8;
VAR23 <= VAR12;
VAR15 <= VAR19;
VAR33 <= VAR40;
VAR39 <= VAR43;
VAR28 <= VAR14;
VAR22 <= VAR35;
VAR1 <= VAR18;
VAR42 <= VAR13;
VAR21 <= VAR17 != VAR41;
if (VAR7) begin
VAR4[VAR20] <= VAR6;
end
VAR24 <= VAR4[VAR12];
VAR27 <= VAR4[VAR19];
end
end
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/nor2/sky130_fd_sc_hdll__nor2.pp.blackbox.v
| 1,268 |
module MODULE1 (
VAR6 ,
VAR4 ,
VAR3 ,
VAR7,
VAR2,
VAR5 ,
VAR1
);
output VAR6 ;
input VAR4 ;
input VAR3 ;
input VAR7;
input VAR2;
input VAR5 ;
input VAR1 ;
endmodule
|
apache-2.0
|
aap/pdp6
|
verilog/arbiter.v
| 1,785 |
module MODULE1(
input wire clk,
input wire reset,
input wire [17:0] VAR6,
input wire VAR4,
input wire VAR13,
input wire [35:0] VAR5,
output reg [35:0] VAR3,
output reg VAR11,
input wire [17:0] VAR21,
input wire VAR17,
input wire VAR23,
input wire [35:0] VAR10,
output reg [35:0] VAR19,
output reg VAR9,
output reg [17:0] VAR18,
output reg VAR1,
output reg VAR8,
output reg [35:0] VAR20,
input wire [35:0] VAR7,
input wire VAR15
);
wire VAR14 = VAR13 | VAR4;
wire VAR2 = VAR23 | VAR17;
reg VAR22, VAR16;
wire VAR12 = VAR22 | VAR16;
always @(posedge clk or negedge reset) begin
if(~reset) begin
VAR22 <= 0;
VAR16 <= 0;
end else begin
if(VAR22 & ~VAR14 | VAR16 & ~VAR2) begin
VAR22 <= 0;
VAR16 <= 0;
end else if(~VAR12) begin
if(VAR14)
VAR22 <= 1;
end
else if(VAR2)
VAR16 <= 1;
end
end
end
always @(*) begin
if(VAR22) begin
VAR18 <= VAR6;
VAR1 <= VAR4;
VAR8 <= VAR13;
VAR20 <= VAR5;
VAR3 <= VAR7;
VAR11 <= VAR15;
VAR19 <= 0;
VAR9 <= 1;
end else if(VAR16) begin
VAR18 <= VAR21;
VAR1 <= VAR17;
VAR8 <= VAR23;
VAR20 <= VAR10;
VAR19 <= VAR7;
VAR9 <= VAR15;
VAR3 <= 0;
VAR11 <= 1;
end else begin
VAR18 <= 0;
VAR1 <= 0;
VAR8 <= 0;
VAR20 <= 0;
VAR3 <= 0;
VAR11 <= 1;
VAR19 <= 0;
VAR9 <= 1;
end
end
endmodule
|
mit
|
GustavoOS/ARMAria
|
src/ALU.v
| 5,603 |
module MODULE1
parameter VAR4 = 32
)(
input [VAR4 - 1:0] VAR16, VAR1,
output reg [VAR4 - 1:0] VAR15,
input [3:0] VAR7,
input VAR5,
output reg VAR6, VAR13,
output reg VAR9, VAR2
);
wire [VAR4 - 1:0] VAR12;
wire VAR14, VAR3, VAR10, VAR11;
reg VAR8;
assign VAR14 = VAR15[VAR4 - 1];
assign VAR10 = VAR16[VAR4 -1];
assign VAR12 = - VAR1;
assign VAR11 = VAR8 ? VAR12[VAR4 - 1] :
VAR1[VAR4 -1];
assign VAR3 = VAR14 ? !(VAR10 || VAR11) :
VAR10 && VAR11;
always @ ( * ) begin
VAR6 = 0;
VAR9 = 0;
VAR2 = 0;
VAR8 = 0;
VAR15 = 0;
case (VAR7)
1: begin
{VAR9, VAR15} = VAR16 + VAR1 + VAR5;
VAR2 = VAR3;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
2: begin
{VAR9, VAR15} = VAR16 + VAR1;
VAR2 = VAR3;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
3: begin
VAR15 = VAR16 & VAR1;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
4: begin
VAR15 = VAR16 & (~VAR1);
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
5: begin
VAR8 = 1;
{VAR9, VAR15} = VAR16 + VAR12;
VAR2 = VAR3;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
6: begin
{VAR9, VAR15} = - VAR16;
VAR2 = VAR3;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
7: begin
VAR15 = VAR16 | VAR1;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
8: begin
{VAR9, VAR15} = VAR16 - VAR1 - ~VAR5;
VAR2 = VAR3;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
9: begin
VAR15 = VAR16 * VAR1;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
10: begin
VAR2 = (VAR1 == 0);
VAR15 = (VAR2) ? 0 : VAR16 / VAR1;
VAR13 = (VAR15 == 0);
end
11: begin
VAR2 = (VAR1 == 0);
VAR15 = (VAR2) ? 0 : VAR16 % VAR1;
VAR13 = (VAR15 == 0);
end
12: begin
VAR15 = VAR1;
VAR13 = (VAR15 == 0);
end
13: begin
VAR15 = VAR16 ^ VAR1;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
14: begin
VAR15 = VAR16 && VAR1;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
15: begin
VAR6 = VAR16[3];
VAR13 = VAR16[2];
VAR9 = VAR16[1];
VAR2 = VAR16[0];
end
default: begin
VAR15 = VAR16;
VAR6 = VAR14;
VAR13 = (VAR15 == 0);
end
endcase
end
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/o22a/sky130_fd_sc_ls__o22a.symbol.v
| 1,363 |
module MODULE1 (
input VAR4,
input VAR3,
input VAR9,
input VAR8,
output VAR1
);
supply1 VAR5;
supply0 VAR6;
supply1 VAR7 ;
supply0 VAR2 ;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/o41a/sky130_fd_sc_lp__o41a.functional.v
| 1,453 |
module MODULE1 (
VAR5 ,
VAR10,
VAR3,
VAR7,
VAR9,
VAR6
);
output VAR5 ;
input VAR10;
input VAR3;
input VAR7;
input VAR9;
input VAR6;
wire VAR11 ;
wire VAR1;
or VAR8 (VAR11 , VAR9, VAR7, VAR3, VAR10 );
and VAR4 (VAR1, VAR11, VAR6 );
buf VAR2 (VAR5 , VAR1 );
endmodule
|
apache-2.0
|
litex-hub/pythondata-cpu-blackparrot
|
pythondata_cpu_blackparrot/system_verilog/black-parrot/external/basejump_stl/bsg_misc/bsg_hash_bank.v
| 11,268 |
module MODULE1 #(parameter VAR34(VAR31)
,parameter VAR34(VAR15),
VAR4=VAR19((2**VAR15+VAR31-1)/VAR31),
VAR11=VAR36(VAR31), VAR27=0)
(
input [VAR15-1:0] VAR7
,output [VAR11-1:0] VAR35
,output [VAR4-1:0] VAR10
);
genvar VAR3;
if (VAR31 == 1)
begin: VAR2
assign VAR10 = VAR7;
assign VAR35 = 1'b0;
end
else
if (VAR31 == 2)
begin: VAR5
assign VAR35 = VAR7[VAR15-1];
assign VAR10 = VAR7[VAR15-2:0];
end
else
if (~VAR31[0])
begin: VAR38
assign VAR35 [0] = VAR7[VAR15-1];
MODULE1 #(.VAR31(VAR31 >> 1),.VAR15(VAR15-1)) VAR29 (.VAR7(VAR7[VAR15-2:0]),.VAR35(VAR35[VAR11-1:1]),.VAR10(VAR10));
end
else
if ((VAR31 & (VAR31+1))==0) begin : VAR9
if ((VAR15 % VAR11)!=0)
begin : VAR12
wire VAR30;
MODULE1 #(.VAR31(VAR31),.VAR15(VAR15+1))
hf ( .VAR7({VAR7,1'b0}),.VAR35(VAR35),.VAR10({VAR10,VAR30}));
end
else
begin : VAR21
localparam VAR17 = VAR15/VAR11;
wire [VAR11-1:0][VAR17-1:0] VAR43;
wire [VAR17-1:0] VAR8;
VAR22 #(.VAR42(VAR17),.VAR18(VAR11),.VAR14(1'b1)) VAR24
(.VAR7(VAR7),.VAR1(VAR8));
VAR16 #(.VAR15(VAR11), .VAR32(VAR17)) VAR26 (.VAR7(VAR7),.VAR1(VAR43));
wire [VAR17-1:0] VAR20;
VAR39 #(.VAR15(VAR17),.VAR14(1)) VAR28(.VAR7(VAR8),.VAR1(VAR20));
wire [VAR17-1:0] VAR25 = ~VAR20;
wire [VAR17-1:0] VAR13;
if (VAR17 > 1)
assign VAR13 = { 1'b1, VAR20[VAR17-1:1] };
end
else
assign VAR13 = { 1'b1 };
wire [VAR17-1:0] VAR40 = VAR25 & VAR13;
wire [VAR11-1:0][VAR17-1:0] VAR33;
for (VAR3 = 1; VAR3 < VAR11; VAR3 = VAR3 + 1)
begin: VAR6
assign VAR33[VAR3] = VAR43[VAR3] & ~(VAR40 | VAR20);
end
assign VAR33[0] = (VAR20) | (VAR43[0] & ~VAR20 & ~VAR40);
wire [VAR15-1:0] VAR23;
VAR16 #(.VAR32(VAR11), .VAR15(VAR17)) VAR41 (.VAR7({VAR33}),.VAR1(VAR23));
assign VAR10 = VAR23[VAR4-1:0];
for (VAR3 = 0; VAR3 < VAR11; VAR3 = VAR3 + 1)
begin: VAR37
assign VAR35[VAR3] = | (VAR40 & VAR43[VAR3]);
end
end
end
else
begin
end
|
bsd-3-clause
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/dlxtp/sky130_fd_sc_lp__dlxtp.functional.v
| 1,577 |
module MODULE1 (
VAR10 ,
VAR6 ,
VAR9
);
output VAR10 ;
input VAR6 ;
input VAR9;
wire VAR7 ;
wire VAR8;
wire VAR3 ;
VAR5 VAR1 VAR2 (VAR7 , VAR6, VAR9 );
buf VAR4 (VAR10 , VAR7 );
endmodule
|
apache-2.0
|
olgirard/openmsp430
|
core/synthesis/altera/src/megawizard/cyclone2_dmem.v
| 7,460 |
module MODULE1 (
address,
VAR31,
VAR53,
VAR23,
VAR45,
VAR25,
VAR22);
input [9:0] address;
input [1:0] VAR31;
input VAR53;
input VAR23;
input [15:0] VAR45;
input VAR25;
output [15:0] VAR22;
tri1 [1:0] VAR31;
tri1 VAR53;
tri1 VAR23;
wire [15:0] VAR37;
wire [15:0] VAR22 = VAR37[15:0];
VAR46 VAR42 (
.VAR38 (VAR53),
.VAR17 (VAR25),
.VAR32 (VAR23),
.VAR29 (VAR31),
.VAR12 (address),
.VAR41 (VAR45),
.VAR13 (VAR37),
.VAR8 (1'b0),
.VAR2 (1'b0),
.VAR7 (1'b1),
.VAR15 (1'b0),
.VAR56 (1'b0),
.VAR27 (1'b1),
.VAR24 (1'b1),
.VAR48 (1'b1),
.VAR49 (1'b1),
.VAR33 (1'b1),
.VAR55 (1'b1),
.VAR35 (),
.VAR10 (),
.VAR30 (1'b1),
.VAR9 (1'b1),
.VAR6 (1'b0));
VAR42.VAR36 = 8,
VAR42.VAR19 = "VAR26",
VAR42.VAR18 = "VAR43",
VAR42.VAR1 = "VAR3 VAR47",
VAR42.VAR16 = "VAR44=VAR20",
VAR42.VAR4 = "VAR46",
VAR42.VAR5 = 1024,
VAR42.VAR40 = "VAR14",
VAR42.VAR34 = "VAR11",
VAR42.VAR52 = "VAR51",
VAR42.VAR28 = "VAR39",
VAR42.VAR50 = 10,
VAR42.VAR21 = 16,
VAR42.VAR54 = 2;
endmodule
|
bsd-3-clause
|
marco-c/leon-nexys2
|
grlib-gpl-1.3.4-b4140/designs/leon3-digilent-nexys4/project_1/project_1.srcs/sources_1/imports/sources/or1200/or1200_dc_fsm.v
| 13,664 |
module MODULE1(
clk, rst,
VAR3, VAR12, VAR15, VAR14, VAR13,
VAR23, VAR20, VAR5, VAR6, VAR24,
VAR4, VAR17, VAR21, VAR7, VAR30, VAR1,
VAR25, VAR22, VAR27
);
input clk;
input rst;
input VAR3;
input VAR12;
input VAR15;
input VAR14;
input [3:0] VAR13;
input VAR23;
input VAR20;
input VAR5;
input [31:0] VAR6;
output [31:0] VAR24;
output [3:0] VAR4;
output VAR17;
output VAR21;
output VAR7;
output VAR30;
output VAR1;
output VAR25;
output VAR22;
output [31:0] VAR27;
reg [31:0] VAR2;
reg [2:0] state;
reg [2:0] VAR11;
reg VAR18;
reg VAR9;
reg VAR26;
reg VAR16;
wire VAR8;
assign VAR4 = {4{VAR26 & VAR20 & !VAR16}} | {4{VAR8}} & VAR13;
assign VAR22 = VAR17 & VAR20 & !VAR16;
assign VAR17 = (VAR18 & VAR23) | (!VAR18 & VAR26);
assign VAR21 = VAR9;
assign VAR27 = (VAR17 | VAR21) & !VAR18 ? VAR24 : VAR6;
assign VAR24 = VAR2;
assign VAR7 = (state == VAR29) & !VAR23 & !VAR16 & !VAR15 | VAR8;
assign VAR8 = (state == VAR19) & !VAR23 & VAR20 & !VAR16 & !VAR15;
assign VAR30 = ((state == VAR29) | (state == VAR19)) & VAR20;
assign VAR1 = ((state == VAR29) | (state == VAR19)) & VAR5;
assign VAR25 = (state == VAR29) & VAR23 & !VAR16
| (state == VAR32)
| (state == VAR31)
;
always @(posedge clk or posedge rst) begin
if (rst) begin
state <= VAR10;
VAR2 <= 32'b0;
VAR18 <= 1'b0;
VAR9 <= 1'b0;
VAR26 <= 1'b0;
VAR11 <= 3'b000;
VAR16 <= 1'b0;
end
else
case (state) VAR10 :
if (VAR3 & VAR12 & VAR14) begin state <= VAR19;
VAR2 <= VAR6;
VAR18 <= 1'b1;
VAR9 <= 1'b1;
VAR26 <= 1'b0;
VAR16 <= 1'b0;
end
else if (VAR3 & VAR12) begin state <= VAR29;
VAR2 <= VAR6;
VAR18 <= 1'b1;
VAR9 <= 1'b0;
VAR26 <= 1'b1;
VAR16 <= 1'b0;
end
else begin VAR18 <= 1'b0;
VAR9 <= 1'b0;
VAR26 <= 1'b0;
VAR16 <= 1'b0;
end
VAR16 <= 1'b1;
if (VAR18)
VAR2[31:13] <= VAR6[31:13];
if ((VAR18 & !VAR12) || (VAR5) || ((VAR16 | VAR15) & VAR20)) begin state <= VAR10;
VAR18 <= 1'b0;
VAR26 <= 1'b0;
VAR16 <= 1'b0;
end
else if (VAR23 & VAR20) begin state <= VAR32;
VAR2[3:2] <= VAR2[3:2] + 1'd1;
VAR18 <= 1'b0;
VAR11 <= VAR28-2;
VAR16 <= 1'b0;
end
else if (!VAR23 & !VAR15) begin state <= VAR10;
VAR18 <= 1'b0;
VAR26 <= 1'b0;
VAR16 <= 1'b0;
end
else VAR18 <= 1'b0;
end
if (VAR20 && (|VAR11)) begin VAR11 <= VAR11 - 3'd1;
VAR2[3:2] <= VAR2[3:2] + 1'd1;
end
else if (VAR20) begin state <= VAR10;
VAR26 <= 1'b0;
end
end
VAR16 <= 1'b1;
if (VAR18)
VAR2[31:13] <= VAR6[31:13];
if ((VAR18 & !VAR12) || (VAR5) || ((VAR16 | VAR15) & VAR20)) begin state <= VAR10;
VAR18 <= 1'b0;
VAR9 <= 1'b0;
VAR16 <= 1'b0;
end
else if (VAR23 & VAR20) begin state <= VAR31;
VAR18 <= 1'b0;
VAR9 <= 1'b0;
VAR26 <= 1'b1;
VAR11 <= VAR28-1;
VAR16 <= 1'b0;
end
else if (VAR20) begin state <= VAR10;
VAR18 <= 1'b0;
VAR9 <= 1'b0;
VAR16 <= 1'b0;
end
else VAR18 <= 1'b0;
end
if (VAR20 && (|VAR11)) begin VAR11 <= VAR11 - 1'd1;
VAR2[3:2] <= VAR2[3:2] + 1'd1;
end
else if (VAR20) begin state <= VAR10;
VAR26 <= 1'b0;
end
end
default:
state <= VAR10;
endcase
end
endmodule
|
gpl-2.0
|
GSejas/Karatsuba_FPU
|
FPGA_FLOW/Proyectos Funcionales Francis Jeffrey/CORDICO/CORDICO.srcs/sources_1/imports/Floating-Point-Unit-master/FPU_Add_subt_Mult/project_1/project_1.srcs/sources_1/imports/Proyecto_De_Graduacion/FPU_FLM/RTL/Add-Subt/LZD.v
| 1,306 |
module MODULE1#(parameter VAR3=26, parameter VAR1=5)(
input wire clk,
input wire rst,
input wire VAR4,
input wire [VAR3-1:0] VAR14,
output wire [VAR1-1:0] VAR11
);
wire [VAR1-1:0] VAR13;
generate
case (VAR3)
26:begin
VAR9 VAR7(
.VAR18(VAR14),
.VAR5(VAR13)
);
end
55:begin
VAR2 VAR15(
.VAR18(VAR14),
.VAR5(VAR13)
);
end
endcase
endgenerate
VAR16 #(.VAR8(VAR1)) VAR6(
.clk(clk),
.rst(rst),
.VAR12(VAR4),
.VAR17(VAR13),
.VAR10(VAR11)
);
endmodule
|
gpl-3.0
|
BilkentCompGen/GateKeeper
|
FPGA Application/VC709_Gen3x4If128/GateKeeper.srcs/riffa2.2/sync_fifo.v
| 5,636 |
module MODULE1 #(
parameter VAR16 = 32, parameter VAR2 = 1024, parameter VAR34 = 0, parameter VAR14 = 2**VAR25(VAR2),
parameter VAR17 = VAR10(VAR14),
parameter VAR4 = VAR10(VAR14+1)
)
(
input VAR29, input VAR24, input [VAR16-1:0] VAR7, input VAR9, output [VAR16-1:0] VAR35, input VAR19, output VAR20, output VAR31, output [VAR4-1:0] VAR5 );
reg [VAR17:0] VAR26=0, VAR26=0;
reg [VAR17:0] VAR28=1, VAR28=1;
reg [VAR17:0] VAR11=0, VAR11=0;
reg [VAR17:0] VAR12=1, VAR12=1;
reg VAR30=0, VAR30=0;
reg VAR21=1, VAR21=1;
VAR3 #(.VAR22(VAR16), .VAR13(VAR14)) VAR18 (
.VAR29(VAR29),
.VAR8(VAR26[VAR17-1:0]),
.VAR33(VAR9 & !VAR30),
.VAR6(VAR7),
.VAR1(VAR11[VAR17-1:0]),
.VAR15(VAR35)
);
always @ (posedge VAR29) begin
if (VAR24) begin
VAR26 <= 0;
VAR28 <= 1;
end
else begin
VAR26 <= VAR26;
VAR28 <= VAR28;
end
end
always @ begin
if (VAR19 & !VAR21) begin
VAR11 = VAR12;
VAR12 = VAR12 + 1'd1;
end
else begin
VAR11 = VAR11;
VAR12 = VAR12;
end
end
assign VAR31 = VAR21;
always @ (posedge VAR29) begin
VAR21 <= (VAR24 ? 1'd1 : VAR21);
end
always @ begin
VAR30 = ((VAR26[VAR17-1:0] == VAR11[VAR17-1:0]) && (VAR26[VAR17] != VAR11[VAR17])) ||
(VAR9 && (VAR28[VAR17-1:0] == VAR11[VAR17-1:0]) && (VAR28[VAR17] != VAR11[VAR17]));
end
generate
if (VAR34) begin: VAR32
reg [VAR17:0] VAR23=0, VAR23=0;
assign VAR5 = (VAR30 ? VAR14[VAR4-1:0] : VAR23);
always @ (posedge VAR29) begin
if (VAR24)
VAR23 <= 0;
end
else
VAR23 <= VAR23;
end
always @ (*) begin
VAR23 = (VAR26 - VAR11);
end
end
else begin: VAR27
assign VAR5 = 0;
end
endgenerate
endmodule
|
gpl-3.0
|
r2t2sdr/r2t2
|
fpga/modules/cores/axi_bram_reader_v1_0/src/axi_bram_reader.v
| 2,392 |
module MODULE1 #
(
parameter integer VAR13 = 32,
parameter integer VAR11 = 32,
parameter integer VAR12 = 32,
parameter integer VAR16 = 10
)
(
input wire VAR4,
input wire VAR7,
input wire [VAR11-1:0] VAR6, input wire VAR17, output wire VAR2, output wire [VAR13-1:0] VAR15, output wire [1:0] VAR22, output wire VAR9, input wire VAR5,
output wire VAR23,
output wire VAR19,
output wire [VAR16-1:0] VAR20,
input wire [VAR12-1:0] VAR10
);
function integer VAR1 (input integer VAR3);
for(VAR1 = 0; VAR3 > 0; VAR1 = VAR1 + 1) VAR3 = VAR3 >> 1;
endfunction
localparam integer VAR8 = VAR1(VAR13/8 - 1);
reg VAR18, VAR21;
reg VAR14, VAR24;
always @(posedge VAR4)
begin
if(~VAR7)
begin
VAR18 <= 1'b0;
VAR14 <= 1'b0;
end
else
begin
VAR18 <= VAR21;
VAR14 <= VAR24;
end
end
always @*
begin
VAR21 = VAR18;
VAR24 = VAR14;
if(VAR17)
begin
VAR21 = 1'b1;
VAR24 = 1'b1;
end
if(VAR18)
begin
VAR21 = 1'b0;
end
if(VAR5 & VAR14)
begin
VAR24 = 1'b0;
end
end
assign VAR22 = 2'd0;
assign VAR2 = VAR18;
assign VAR15 = VAR10;
assign VAR9 = VAR14;
assign VAR23 = VAR4;
assign VAR19 = ~VAR7;
assign VAR20 = VAR6[VAR8+VAR16-1:VAR8];
endmodule
|
gpl-3.0
|
borti4938/sd2snes
|
verilog/sd2snes_cx4/snescmd_buf.v
| 10,645 |
module MODULE1 (
VAR34,
VAR12,
VAR54,
VAR58,
VAR27,
VAR26,
VAR21,
VAR53,
VAR55);
input [8:0] VAR34;
input [8:0] VAR12;
input VAR54;
input [7:0] VAR58;
input [7:0] VAR27;
input VAR26;
input VAR21;
output [7:0] VAR53;
output [7:0] VAR55;
tri1 VAR54;
tri0 VAR26;
tri0 VAR21;
wire [7:0] VAR31;
wire [7:0] VAR50;
wire [7:0] VAR53 = VAR31[7:0];
wire [7:0] VAR55 = VAR50[7:0];
VAR23 VAR7 (
.VAR34 (VAR34),
.VAR12 (VAR12),
.VAR61 (VAR54),
.VAR58 (VAR58),
.VAR27 (VAR27),
.VAR26 (VAR26),
.VAR21 (VAR21),
.VAR53 (VAR31),
.VAR55 (VAR50),
.VAR8 (1'b0),
.VAR60 (1'b0),
.VAR28 (1'b0),
.VAR16 (1'b0),
.VAR20 (1'b1),
.VAR4 (1'b1),
.VAR35 (1'b1),
.VAR17 (1'b1),
.VAR3 (1'b1),
.VAR6 (1'b1),
.VAR37 (1'b1),
.VAR29 (),
.VAR49 (1'b1),
.VAR51 (1'b1));
VAR7.VAR62 = "VAR1",
VAR7.VAR45 = "VAR44",
VAR7.VAR15 = "VAR44",
VAR7.VAR9 = "VAR44",
VAR7.VAR40 = "VAR44",
VAR7.VAR22 = "VAR1",
VAR7.VAR63 = "VAR57 VAR14 VAR52",
VAR7.VAR46 = "VAR23",
VAR7.VAR41 = 512,
VAR7.VAR2 = 512,
VAR7.VAR19 = "VAR5",
VAR7.VAR42 = "VAR39",
VAR7.VAR48 = "VAR39",
VAR7.VAR30 = "VAR1",
VAR7.VAR24 = "VAR1",
VAR7.VAR32 = "VAR64",
VAR7.VAR11 = "VAR36",
VAR7.VAR47 = "VAR18",
VAR7.VAR38 = "VAR18",
VAR7.VAR33 = 9,
VAR7.VAR43 = 9,
VAR7.VAR56 = 8,
VAR7.VAR10 = 8,
VAR7.VAR13 = 1,
VAR7.VAR59 = 1,
VAR7.VAR25 = "VAR1";
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/tapvgnd/sky130_fd_sc_ls__tapvgnd.pp.blackbox.v
| 1,256 |
module MODULE1 (
VAR3,
VAR2,
VAR4 ,
VAR1
);
input VAR3;
input VAR2;
input VAR4 ;
input VAR1 ;
endmodule
|
apache-2.0
|
aquaxis/FPGAMAG18
|
fmrv32im-artya7.nonos/fmrv32im-artya7.srcs/sources_1/bd/fmrv32im_artya7/ip/fmrv32im_artya7_fmrv32im_0/synth/fmrv32im_artya7_fmrv32im_0.v
| 4,816 |
module MODULE1 (
VAR2,
VAR12,
VAR11,
VAR10,
VAR14,
VAR4,
VAR13,
VAR5,
VAR19,
VAR18,
VAR6,
VAR15,
VAR16,
VAR3,
VAR1,
VAR7
);
input wire VAR2;
input wire VAR12;
input wire VAR11;
output wire VAR10;
output wire [31 : 0] VAR14;
input wire [31 : 0] VAR4;
input wire VAR13;
input wire VAR5;
output wire VAR19;
output wire [3 : 0] VAR18;
output wire [31 : 0] VAR6;
output wire [31 : 0] VAR15;
input wire [31 : 0] VAR16;
input wire VAR3;
input wire VAR1;
input wire VAR7;
VAR8 #(
.VAR17(0)
) VAR9 (
.VAR2(VAR2),
.VAR12(VAR12),
.VAR11(VAR11),
.VAR10(VAR10),
.VAR14(VAR14),
.VAR4(VAR4),
.VAR13(VAR13),
.VAR5(VAR5),
.VAR19(VAR19),
.VAR18(VAR18),
.VAR6(VAR6),
.VAR15(VAR15),
.VAR16(VAR16),
.VAR3(VAR3),
.VAR1(VAR1),
.VAR7(VAR7)
);
endmodule
|
mit
|
UA3MQJ/fpga-synth
|
modules/note_pitch2dds_3st_gen.v
| 2,559 |
module MODULE1(clk, VAR3, VAR5, VAR2);
input wire clk;
input wire [6:0] VAR3;
input wire [13:0] VAR5;
output reg [31:0] VAR2;
reg [32:0] VAR6;
reg [7:0] VAR4;
reg [3:0] state;
reg [6:0] VAR1;
reg [13:0] VAR7;
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/dlrbp/sky130_fd_sc_ls__dlrbp.pp.blackbox.v
| 1,440 |
module MODULE1 (
VAR4 ,
VAR7 ,
VAR5,
VAR9 ,
VAR3 ,
VAR2 ,
VAR6 ,
VAR1 ,
VAR8
);
output VAR4 ;
output VAR7 ;
input VAR5;
input VAR9 ;
input VAR3 ;
input VAR2 ;
input VAR6 ;
input VAR1 ;
input VAR8 ;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/a32o/sky130_fd_sc_hdll__a32o.blackbox.v
| 1,433 |
module MODULE1 (
VAR1 ,
VAR7,
VAR5,
VAR4,
VAR3,
VAR9
);
output VAR1 ;
input VAR7;
input VAR5;
input VAR4;
input VAR3;
input VAR9;
supply1 VAR2;
supply0 VAR8;
supply1 VAR6 ;
supply0 VAR10 ;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/dfstp/sky130_fd_sc_hd__dfstp.behavioral.v
| 2,130 |
module MODULE1 (
VAR4 ,
VAR13 ,
VAR14 ,
VAR8
);
output VAR4 ;
input VAR13 ;
input VAR14 ;
input VAR8;
supply1 VAR21;
supply0 VAR11;
supply1 VAR3 ;
supply0 VAR15 ;
wire VAR16 ;
wire VAR1 ;
reg VAR6 ;
wire VAR5 ;
wire VAR18;
wire VAR9 ;
wire VAR12 ;
wire VAR19 ;
wire VAR20 ;
not VAR17 (VAR1 , VAR18 );
VAR2 VAR10 (VAR16 , VAR5, VAR9, VAR1, VAR6, VAR21, VAR11);
assign VAR12 = ( VAR21 === 1'b1 );
assign VAR19 = ( VAR18 === 1'b1 );
assign VAR20 = ( VAR8 === 1'b1 );
buf VAR7 (VAR4 , VAR16 );
endmodule
|
apache-2.0
|
vad-rulezz/megabot
|
fusesoc/orpsoc-cores/systems/mor1kx-generic/rtl/verilog/orpsoc_top.v
| 7,676 |
module MODULE1 #(
parameter VAR210 = 0
)(
input VAR70,
input VAR72,
output VAR150,
input VAR94,
input VAR178,
input VAR152
);
localparam VAR126 = 32;
localparam VAR16 = 32;
localparam VAR20 = 23;
wire VAR49 = VAR70;
wire VAR229 = VAR72;
wire VAR22;
wire VAR11;
wire VAR65;
wire VAR176;
wire VAR142;
wire VAR145;
wire VAR194;
VAR140 VAR101 (
.VAR150 (VAR150),
.VAR94 (VAR94),
.VAR178 (VAR178),
.VAR146 (VAR229),
.VAR152 (VAR152),
.VAR174 (VAR174),
.VAR189 (VAR65),
.VAR235 (VAR176),
.VAR232 (VAR142),
.VAR19 (VAR145),
.VAR112 (VAR194),
.VAR134 (),
.VAR25 (),
.VAR9 (),
.VAR214 (VAR22),
.VAR5 (1'b0),
.VAR62 (1'b0),
.VAR133 (VAR11)
);
VAR102 VAR68 (
.VAR175 (VAR49),
.VAR33 (VAR86),
.VAR166 (VAR14),
.VAR96 (VAR179),
.VAR139 (VAR128),
.VAR26 (VAR29),
.VAR110 (VAR186),
.VAR40 (VAR98),
.VAR32 (VAR143),
.VAR56 (VAR63),
.VAR129 (VAR178),
.VAR190 (VAR65),
.VAR189 (VAR11),
.VAR130 (VAR229),
.VAR17 (VAR194),
.VAR27 (VAR176),
.VAR204 (VAR142),
.VAR52 (VAR145),
.VAR57 (VAR22),
.VAR70 (VAR49),
.VAR148 (VAR200),
.VAR222 (VAR195),
.VAR71 (VAR44),
.VAR138 (VAR120),
.VAR81 (VAR89),
.VAR31 (VAR100),
.VAR46 (VAR147),
.VAR160 (VAR115),
.VAR193 (VAR83),
.VAR2 (VAR202),
.VAR233 (VAR58)
);
wire [31:0] VAR53;
wire VAR122;
wire VAR206;
wire [31:0] VAR179;
wire [31:0] VAR14;
wire VAR29;
wire VAR128;
wire VAR98;
wire [31:0] VAR186;
wire VAR143;
wire VAR191;
wire [3:0] VAR223;
wire [1:0] VAR181;
wire [10:0] VAR141;
wire VAR63;
wire VAR86;
assign VAR122 = VAR49;
assign VAR206 = VAR229 | VAR86;
VAR104 #(
.VAR205 ("VAR82"),
.VAR66 ("VAR82"),
.VAR79 ("VAR82"),
.VAR207 (5),
.VAR93 (8),
.VAR113 (2),
.VAR24 (32),
.VAR23 ("VAR82"),
.VAR187 ("VAR82"),
.VAR127 (5),
.VAR39 (8),
.VAR162 (2),
.VAR85 (31),
.VAR76 ("VAR82"),
.VAR109 ("VAR199"),
.VAR156 ("VAR35"),
.VAR64 ("VAR35"),
.VAR88 ("VAR161"),
.VAR201 (32'h00000100)
) VAR87 (
.VAR208 (VAR15),
.VAR36 (VAR121),
.VAR51 (VAR198),
.VAR234 (VAR103),
.VAR92 (VAR107),
.VAR7 (VAR116),
.VAR163 (VAR155),
.VAR45 (VAR197),
.VAR212 (VAR119),
.VAR227 (VAR47),
.VAR164 (VAR180),
.VAR18 (VAR168),
.VAR54 (VAR30 ),
.VAR177 (VAR171),
.VAR220 (VAR4),
.VAR153 (VAR231),
.clk (VAR122),
.rst (VAR206),
.VAR183 (VAR34),
.VAR118 (VAR55),
.VAR213 (VAR50),
.VAR3 (VAR192),
.VAR170 (VAR196),
.VAR59 (VAR132),
.VAR211 (VAR137),
.VAR84 (VAR114),
.VAR230 (VAR53),
.VAR165 (VAR14[15:0]),
.VAR149 (VAR128),
.VAR158 (VAR179),
.VAR1 (VAR29),
.VAR167 (VAR186),
.VAR203 (VAR98),
.VAR125 (VAR143),
.VAR144 (VAR63)
);
VAR69 #(
.VAR154 (2**VAR20*(VAR16/8)),
.VAR135 (VAR20)
) VAR219 (
.VAR70 (VAR70),
.VAR72 (VAR72),
.VAR124 (VAR75 & (2**VAR20-1)),
.VAR148 (VAR78),
.VAR182 (VAR28),
.VAR209 (VAR99),
.VAR185 (VAR37),
.VAR131 (VAR184),
.VAR60 (VAR172),
.VAR105 (VAR225),
.VAR81 (VAR6),
.VAR136 (VAR42),
.VAR21 (VAR61),
.VAR215 (VAR159)
);
VAR73 #(
.VAR111 (0),
.VAR91 (VAR210)
) VAR38 (
.VAR70 (VAR70),
.VAR72 (VAR72),
.VAR48 (1'b0),
.VAR12 (VAR217),
.VAR124 (VAR43),
.VAR148 (VAR169),
.VAR209 (VAR123),
.VAR185 (VAR151),
.VAR131 (VAR188),
.VAR60 (VAR90),
.VAR105 (VAR67),
.VAR81 (VAR74),
.VAR136 (VAR228),
.VAR21 (VAR216),
.VAR215 (VAR80)
);
wire [7:0] VAR108;
wire VAR226;
VAR218 VAR106 (
.VAR221 (VAR72),
.VAR8 (VAR70),
.VAR224 (VAR217),
.VAR10 (),
.VAR77 (16'd26),
.VAR97 (VAR108),
.VAR13 (VAR226),
.VAR95 (8'h00),
.VAR41 (1'b0),
.VAR117 (),
.VAR157 ()
);
always @(posedge VAR70)
if(VAR226)
("%VAR173", VAR108);
assign VAR53[0] = 0; assign VAR53[1] = 0; assign VAR53[2] = 0;
assign VAR53[3] = 0;
assign VAR53[4] = 0;
assign VAR53[5] = 0;
assign VAR53[6] = 0;
assign VAR53[7] = 0;
assign VAR53[8] = 0;
assign VAR53[9] = 0;
assign VAR53[10] = 0;
assign VAR53[11] = 0;
assign VAR53[12] = 0;
assign VAR53[13] = 0;
assign VAR53[14] = 0;
assign VAR53[15] = 0;
assign VAR53[16] = 0;
assign VAR53[17] = 0;
assign VAR53[18] = 0;
assign VAR53[19] = 0;
assign VAR53[20] = 0;
assign VAR53[21] = 0;
assign VAR53[22] = 0;
assign VAR53[23] = 0;
assign VAR53[24] = 0;
assign VAR53[25] = 0;
assign VAR53[26] = 0;
assign VAR53[27] = 0;
assign VAR53[28] = 0;
assign VAR53[29] = 0;
assign VAR53[30] = 0;
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/dfstp/sky130_fd_sc_ls__dfstp.functional.pp.v
| 1,825 |
module MODULE1 (
VAR7 ,
VAR6 ,
VAR10 ,
VAR3,
VAR12 ,
VAR4 ,
VAR8 ,
VAR15
);
output VAR7 ;
input VAR6 ;
input VAR10 ;
input VAR3;
input VAR12 ;
input VAR4 ;
input VAR8 ;
input VAR15 ;
wire VAR14;
wire VAR11 ;
not VAR5 (VAR11 , VAR3 );
VAR2 VAR13 VAR1 (VAR14 , VAR10, VAR6, VAR11, , VAR12, VAR4);
buf VAR9 (VAR7 , VAR14 );
endmodule
|
apache-2.0
|
ShirmanXia/EE469SPRING16
|
lab4/nios_system/synthesis/submodules/nios_system_data_in.v
| 1,884 |
module MODULE1 (
address,
clk,
VAR2,
VAR5,
VAR4
)
;
output [ 31: 0] VAR4;
input [ 1: 0] address;
input clk;
input [ 7: 0] VAR2;
input VAR5;
wire VAR3;
wire [ 7: 0] VAR6;
wire [ 7: 0] VAR1;
reg [ 31: 0] VAR4;
assign VAR3 = 1;
assign VAR1 = {8 {(address == 0)}} & VAR6;
always @(posedge clk or negedge VAR5)
begin
if (VAR5 == 0)
VAR4 <= 0;
end
else if (VAR3)
VAR4 <= {32'b0 | VAR1};
end
assign VAR6 = VAR2;
endmodule
|
gpl-3.0
|
rkrajnc/minimig-de1
|
rtl/or1200/or1200_top_wrapper.v
| 3,466 |
module MODULE1 #(
parameter VAR55 = 24
)(
input wire clk,
input wire rst,
output wire VAR70,
output wire VAR44,
output wire [ 4-1:0] VAR7,
output wire [ VAR55-1:0] VAR1,
output wire [ 32-1:0] VAR5,
input wire [ 32-1:0] VAR33,
input wire VAR60,
output wire VAR79,
output wire VAR49,
output wire [ 4-1:0] VAR26,
output wire [ VAR55-1:0] VAR73,
output wire [ 32-1:0] VAR20,
input wire [ 32-1:0] VAR39,
input wire VAR38
);
assign VAR49 = 1'b0;
assign VAR26 = 4'b1111;
assign VAR20 = 32'VAR53;
wire [ 32-1:0] VAR82;
wire [ 32-1:0] VAR29;
assign VAR1 = VAR29[VAR55-1:0];
assign VAR73 = VAR82[VAR55-1:0];
VAR16 VAR65 (
.VAR56 (clk),
.VAR67 (rst),
.VAR15 (2'b00),
.VAR50 (4'b0000),
.VAR52 (1'b0),
.VAR58 (1'b1),
.VAR36 (1'b0),
.VAR10 (1'b0),
.VAR27 (1'b0),
.VAR66 (32'h00000000),
.VAR46 (),
.VAR41 (),
.VAR63 (),
.VAR68 (),
.VAR18 (),
.VAR30 (),
.VAR78 (1'b0),
.VAR62 (1'b1),
.VAR3 (1'b0),
.VAR76 (1'b0),
.VAR17 (1'b0),
.VAR81 (32'h00000000),
.VAR35 (),
.VAR19 (),
.VAR42 (),
.VAR72 (),
.VAR75 (),
.VAR14 (),
.VAR32 (1'b0),
.VAR21 (1'b0),
.VAR54 (),
.VAR43 (),
.VAR8 (),
.VAR80 (),
.VAR4 (1'b0),
.VAR37 (1'b0),
.VAR64 (32'h00000000),
.VAR71 (32'h00000000),
.VAR22 (),
.VAR31 (),
.VAR12 (VAR70),
.VAR6 (VAR44),
.VAR34 (VAR7),
.VAR57 (VAR29),
.VAR40 (VAR5),
.VAR24 (VAR33),
.VAR69 (VAR60 && VAR70),
.VAR9 (VAR79),
.VAR25 (),
.VAR77 (VAR82),
.VAR23 (VAR39),
.VAR28 (VAR38 && VAR79),
.VAR13 (1'b0),
.VAR74 (),
.VAR45 (),
.VAR47 (),
.VAR48 (),
.VAR59 (),
.VAR11 (),
.VAR61 (),
.VAR2 (),
.VAR51 ()
);
endmodule
|
gpl-3.0
|
shailcoolboy/Warp-Trinity
|
PlatformSupport/Deprecated/pcores/radio_controller_v1_07_a/hdl/verilog/user_logic.v
| 34,277 |
/* VAR157 VAR204:
module MODULE1
(
VAR179,
VAR57,
VAR226,
VAR219,
VAR110,
VAR124,
VAR227,
VAR212,
VAR13,
VAR73,
VAR35,
VAR116,
VAR65,
VAR83,
VAR127,
VAR198,
VAR224,
VAR58,
VAR169,
VAR192,
VAR121,
VAR84,
VAR7,
VAR151,
VAR138,
VAR80,
VAR51,
VAR105,
VAR97,
VAR66,
VAR155,
VAR202,
VAR50,
VAR63,
VAR38,
VAR146,
VAR196,
VAR16,
VAR102,
VAR211,
VAR135,
VAR107,
VAR142,
VAR208,
VAR191,
VAR111,
VAR90,
VAR209,
VAR34,
VAR133,
VAR195,
VAR91,
VAR109,
VAR72,
VAR197,
VAR101,
VAR14,
VAR189,
VAR30,
VAR9,
VAR144,
VAR181,
VAR174,
VAR143,
VAR145,
VAR218,
VAR213,
VAR54,
VAR184,
VAR172,
VAR43,
VAR31,
VAR154,
VAR108,
VAR112,
VAR160,
VAR86,
VAR171,
VAR5,
VAR223,
VAR178,
VAR194,
VAR67,
VAR120,
VAR36,
VAR62,
VAR122,
VAR17,
VAR11,
VAR205,
VAR94,
VAR45,
VAR222,
VAR3,
VAR18,
VAR26,
VAR44,
VAR23,
VAR214,
VAR10,
VAR96,
VAR70,
VAR128,
VAR185,
VAR69,
VAR161,
VAR115,
VAR78,
VAR217,
VAR24,
VAR190,
VAR1,
VAR186,
VAR53,
VAR39, VAR165, VAR103, VAR225, VAR4, VAR130, VAR68, VAR32, VAR85, VAR93, VAR134 );
parameter VAR6 = 32;
parameter VAR56 = 16;
output VAR179;
output VAR57;
output VAR226;
output VAR219;
output VAR110;
output VAR124;
output VAR227;
output VAR212;
output VAR13;
output VAR73;
output VAR35;
output VAR116;
output VAR65;
output VAR83;
input VAR127;
output VAR198;
output VAR224;
output [0 : 1] VAR58;
output [0 : 2] VAR169;
output VAR192;
output VAR121;
input VAR84;
input VAR7;
output VAR151;
output VAR138;
input [0 : 3] VAR80;
output VAR51;
output VAR105;
input VAR97;
output VAR66;
input [0 : 9] VAR155;
input VAR202;
output VAR50;
input VAR63;
output [0:5] VAR38;
output VAR146;
output VAR196;
output VAR16;
output VAR102;
output VAR211;
input VAR135;
output VAR107;
output VAR142;
output [0 : 1] VAR208;
output [0 : 2] VAR191;
output VAR111;
output VAR90;
input VAR209;
input VAR34;
output VAR133;
output VAR195;
input [0 : 3] VAR91;
output VAR109;
output VAR72;
input VAR197;
output VAR101;
input [0 : 9] VAR14;
input VAR189;
output VAR30;
input VAR9;
output [0:5] VAR144;
output VAR181;
output VAR174;
output VAR143;
output VAR145;
output VAR218;
input VAR213;
output VAR54;
output VAR184;
output [0 : 1] VAR172;
output [0 : 2] VAR43;
output VAR31;
output VAR154;
input VAR108;
input VAR112;
output VAR160;
output VAR86;
input [0 : 3] VAR171;
output VAR5;
output VAR223;
input VAR178;
output VAR194;
input [0 : 9] VAR67;
input VAR120;
output VAR36;
input VAR62;
output [0:5] VAR122;
output VAR17;
output VAR11;
output VAR205;
output VAR94;
output VAR45;
input VAR222;
output VAR3;
output VAR18;
output [0 : 1] VAR26;
output [0 : 2] VAR44;
output VAR23;
output VAR214;
input VAR10;
input VAR96;
output VAR70;
output VAR128;
input [0 : 3] VAR185;
output VAR69;
output VAR161;
input VAR115;
output VAR78;
input [0 : 9] VAR217;
input VAR24;
output VAR190;
input VAR1;
output [0:5] VAR186;
output VAR53;
input VAR39;
input VAR165;
input [0 : VAR6-1] VAR103;
input [0 : VAR6/8-1] VAR225;
input [0 : VAR56-1] VAR4;
input [0 : VAR56-1] VAR130;
output [0 : VAR6-1] VAR68;
output VAR32;
output VAR85;
output VAR93;
output VAR134;
reg [0 : VAR6-1] VAR95;
reg [0 : VAR6-1] VAR183;
reg [0 : VAR6-1] VAR61;
reg [0 : VAR6-1] VAR166;
reg [0 : VAR6-1] VAR164;
reg [0 : VAR6-1] VAR25;
reg [0 : VAR6-1] VAR177;
reg [0 : VAR6-1] VAR140;
reg [0 : VAR6-1] VAR40;
reg [0 : VAR6-1] VAR64;
reg [0 : VAR6-1] VAR119;
reg [0 : VAR6-1] VAR187;
reg [0 : VAR6-1] VAR29;
reg [0 : VAR6-1] VAR19;
reg [0 : VAR6-1] VAR221;
reg [0 : VAR6-1] VAR81;
wire [0 : 15] VAR215;
wire [0 : 15] VAR59;
reg [0 : VAR6-1] VAR173;
wire VAR167;
wire VAR123;
integer VAR206, VAR131;
wire [7:0] VAR118;
wire VAR41;
wire [13:0] VAR168;
wire [7:0] VAR126;
wire VAR137;
wire [17:0] VAR163;
wire VAR52, VAR92, VAR158, VAR106;
wire VAR159, VAR210, VAR193, VAR75;
wire VAR27, VAR125, VAR148, VAR203;
wire VAR8, VAR21, VAR104, VAR162;
wire [0:5] VAR182, VAR147, VAR175, VAR228;
wire [0:3] VAR139, VAR82, VAR188, VAR48;
wire [0:3] VAR37, VAR100, VAR136, VAR153;
wire [0:7] VAR46, VAR42, VAR22, VAR176;
wire [0:7] VAR201, VAR28, VAR132, VAR141;
wire [0:7] VAR12, VAR74, VAR229, VAR88;
wire [0:7] VAR77, VAR207, VAR149, VAR76;
assign VAR35 = ~VAR95[31];
assign VAR65 = VAR95[29];
assign VAR92 = VAR95[30];
assign VAR83 = (VAR95[27])?VAR95[28]:VAR63;
assign VAR158 = VAR95[26];
assign VAR106 = VAR95[25];
assign VAR198 = ~(VAR158 & VAR52); assign VAR224 = ~(VAR106 & VAR52);
assign VAR58[0] = VAR95[23];
assign VAR58[1] = VAR95[24];
assign VAR192 = VAR95[22];
assign VAR169[0] = VAR65;
assign VAR169[1] = VAR116;
assign VAR169[2] = ~VAR127;
assign VAR151 = VAR95[18];
assign VAR138 = VAR95[17];
assign VAR66 = VAR95[16];
assign VAR50 = VAR95[10];
assign VAR121 = 1'b1; assign VAR51 = 1'b0; assign VAR105 = 1'b0;
assign VAR196 = ~VAR183[31];
assign VAR210 = VAR183[30];
assign VAR102 = VAR183[29];
assign VAR211 = (VAR183[27])?VAR183[28]:VAR9;
assign VAR193 = VAR183[26];
assign VAR75 = VAR183[25];
assign VAR107 = ~(VAR193 & VAR159); assign VAR142 = ~(VAR75 & VAR159);
assign VAR208[0] = VAR183[23];
assign VAR208[1] = VAR183[24];
assign VAR111 = VAR183[22];
assign VAR191[0] = VAR102;
assign VAR191[1] = VAR16;
assign VAR191[2] = ~VAR135;
assign VAR133 = VAR183[18];
assign VAR195 = VAR183[17];
assign VAR101 = VAR183[16];
assign VAR30 = VAR183[10];
assign VAR90 = 1'b1; assign VAR109 = 1'b0; assign VAR72 = 1'b0;
assign VAR174 = ~VAR61[31];
assign VAR125 = VAR61[30];
assign VAR145 = VAR61[29];
assign VAR218 = (VAR61[27])?VAR61[28]:VAR62;
assign VAR148 = VAR61[26];
assign VAR203 = VAR61[25];
assign VAR54 = ~(VAR148 & VAR27); assign VAR184 = ~(VAR203 & VAR27);
assign VAR172[0] = VAR61[23];
assign VAR172[1] = VAR61[24];
assign VAR31 = VAR61[22];
assign VAR43[0] = VAR145;
assign VAR43[1] = VAR143;
assign VAR43[2] = ~VAR213;
assign VAR160 = VAR61[18];
assign VAR86 = VAR61[17];
assign VAR194 = VAR61[16];
assign VAR36 = VAR61[10];
assign VAR154 = 1'b1; assign VAR5 = 1'b0; assign VAR223 = 1'b0;
assign VAR11 = ~VAR166[31];
assign VAR21 = VAR166[30];
assign VAR94 = VAR166[29];
assign VAR45 = (VAR166[27])?VAR166[28]:VAR1;
assign VAR104 = VAR166[26];
assign VAR162 = VAR166[25];
assign VAR3 = ~(VAR104 & VAR8); assign VAR18 = ~(VAR162 & VAR8);
assign VAR26[0] = VAR166[23];
assign VAR26[1] = VAR166[24];
assign VAR23 = VAR166[22];
assign VAR44[0] = VAR94;
assign VAR44[1] = VAR205;
assign VAR44[2] = ~VAR222;
assign VAR70 = VAR166[18];
assign VAR128 = VAR166[17];
assign VAR78 = VAR166[16];
assign VAR190 = VAR166[10];
assign VAR214 = 1'b1; assign VAR69 = 1'b0; assign VAR161 = 1'b0;
assign VAR226 = VAR118[0];
assign VAR219 = VAR118[1];
assign VAR110 = VAR118[2];
assign VAR124 = VAR118[3];
assign VAR227 = VAR118[4];
assign VAR212 = VAR118[5];
assign VAR13 = VAR118[6];
assign VAR73 = VAR118[7];
assign VAR168 = VAR164[18:31];
assign VAR137 = VAR25[31];
assign VAR126 = VAR177[24:31];
assign VAR163 = VAR140[14:31];
assign
VAR215 = VAR130[0:15],
VAR59 = VAR4[0:15],
VAR123 = VAR130[0] || VAR130[1] || VAR130[2] || VAR130[3] || VAR130[4] || VAR130[5] || VAR130[6] || VAR130[7] || VAR130[8] || VAR130[9] || VAR130[10] || VAR130[11] || VAR130[12] || VAR130[13] || VAR130[14] || VAR130[15],
VAR167 = VAR4[0] || VAR4[1] || VAR4[2] || VAR4[3] || VAR4[4] || VAR4[5] || VAR4[6] || VAR4[7] || VAR4[8] || VAR4[9] || VAR4[10] || VAR4[11] || VAR4[12] || VAR4[13] || VAR4[14] || VAR4[15];
assign VAR68 = VAR173;
assign VAR32 = VAR123 || VAR167;
assign VAR93 = 0;
assign VAR85 = 0;
assign VAR134 = 0;
always @( posedge VAR39 )
begin: VAR98
if ( VAR165 == 1 )
begin
VAR95 <= 0;
VAR183 <= 0;
VAR61 <= 0;
VAR166 <= 0;
VAR164 <= 0;
VAR25 <= 0;
VAR177 <= 0;
VAR140 <= 0;
VAR40 <= {14'h3fff, 22'h0}; VAR64 <= {14'h3fff, 22'h0};
VAR119 <= {14'h3fff, 22'h0};
VAR187 <= {14'h3fff, 22'h0};
VAR29 <= 0;
VAR19 <= 0;
VAR221 <= 0;
VAR81 <= 0;
end
else
case ( VAR215 )
16'b1000000000000000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR95[VAR131] <= VAR103[VAR131];
16'b0100000000000000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR183[VAR131] <= VAR103[VAR131];
16'b0010000000000000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR61[VAR131] <= VAR103[VAR131];
16'b0001000000000000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR166[VAR131] <= VAR103[VAR131];
16'b0000100000000000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR164[VAR131] <= VAR103[VAR131];
16'b0000010000000000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR25[VAR131] <= VAR103[VAR131];
16'b0000001000000000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR177[VAR131] <= VAR103[VAR131];
16'b0000000100000000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR140[VAR131] <= VAR103[VAR131];
16'b0000000010000000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR40[VAR131] <= VAR103[VAR131];
16'b0000000001000000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR64[VAR131] <= VAR103[VAR131];
16'b0000000000100000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR119[VAR131] <= VAR103[VAR131];
16'b0000000000010000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR187[VAR131] <= VAR103[VAR131];
16'b0000000000001000 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR29[VAR131] <= VAR103[VAR131];
16'b0000000000000100 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR19[VAR131] <= VAR103[VAR131];
16'b0000000000000010 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR221[VAR131] <= VAR103[VAR131];
16'b0000000000000001 :
for ( VAR206 = 0; VAR206 <= (VAR6/8)-1; VAR206 = VAR206+1 )
if ( VAR225[VAR206] == 1 )
for ( VAR131 = VAR206*8; VAR131 <= VAR206*8+7; VAR131 = VAR131+1 )
VAR81[VAR131] <= VAR103[VAR131];
default : ;
endcase
end
always @( VAR59 or VAR95 or VAR183 or VAR61 or VAR166 or VAR164 or VAR25 or VAR177 or VAR140 or VAR40 or VAR64 or VAR119 or VAR187 or VAR29 or VAR19 or VAR221 or VAR81
or VAR155 or VAR202 or VAR97 or VAR80 or VAR7 or VAR84 or VAR121 or VAR127
or VAR14 or VAR189 or VAR197 or VAR91 or VAR34 or VAR209 or VAR90 or VAR135
or VAR67 or VAR120 or VAR178 or VAR171 or VAR112 or VAR108 or VAR154 or VAR213
or VAR217 or VAR24 or VAR115 or VAR185 or VAR96 or VAR10 or VAR214 or VAR222
or VAR41 )
begin: VAR199
case ( VAR59 )
16'b1000000000000000 : VAR173 <= {VAR155[0:9],
VAR95[10],
VAR202,
VAR97,
VAR80[3],
VAR80[2],
VAR80[1],
VAR80[0],
VAR95[17:18],
VAR7,
VAR84,
VAR121,
VAR95[22:26],
VAR127,
VAR95[28:31]};
16'b0100000000000000 : VAR173 <= {VAR14[0:9],
VAR183[10],
VAR189,
VAR197,
VAR91[3],
VAR91[2],
VAR91[1],
VAR91[0],
VAR183[17:18],
VAR34,
VAR209,
VAR90,
VAR183[22:26],
VAR135,
VAR183[28:31]};
16'b0010000000000000 : VAR173 <= {VAR67[0:9],
VAR61[10],
VAR120,
VAR178,
VAR171[3],
VAR171[2],
VAR171[1],
VAR171[0],
VAR61[17:18],
VAR112,
VAR108,
VAR154,
VAR61[22:26],
VAR213,
VAR61[28:31]};
16'b0001000000000000 : VAR173 <= {VAR217[0:9],
VAR166[10],
VAR24,
VAR115,
VAR185[3],
VAR185[2],
VAR185[1],
VAR185[0],
VAR166[17:18],
VAR96,
VAR10,
VAR214,
VAR166[22:26],
VAR222,
VAR166[28:31]};
16'b0000100000000000 : VAR173 <= {VAR164[0:22], VAR41, VAR164[24:31]};
16'b0000010000000000 : VAR173 <= VAR25;
16'b0000001000000000 : VAR173 <= VAR177;
16'b0000000100000000 : VAR173 <= VAR140;
16'b0000000010000000 : VAR173 <= VAR40;
16'b0000000001000000 : VAR173 <= VAR64;
16'b0000000000100000 : VAR173 <= VAR119;
16'b0000000000010000 : VAR173 <= VAR187;
16'b0000000000001000 : VAR173 <= VAR29;
16'b0000000000000100 : VAR173 <= VAR19;
16'b0000000000000010 : VAR173 <= VAR221;
16'b0000000000000001 : VAR173 <= VAR81;
default : VAR173 <= 0;
endcase
end
VAR33 VAR33(
.VAR49(VAR39),
.VAR220(VAR165),
.VAR168(VAR168),
.VAR126(VAR126),
.VAR137(VAR137),
.VAR163(VAR163),
.VAR117(VAR130[4]),
.VAR129(VAR103[23]),
.VAR152(VAR41),
.VAR118(VAR118),
.VAR216(VAR179),
.VAR89(VAR57)
);
VAR79 VAR15 (
.clk(VAR39),
.reset(VAR165),
.VAR55(VAR92),
.VAR114(VAR182),
.VAR156(VAR139),
.VAR150(VAR37),
.VAR71(VAR22),
.VAR113(VAR176),
.VAR47(VAR42),
.VAR87(VAR46),
.VAR99(VAR116),
.VAR2(VAR38),
.VAR180(VAR52),
.VAR200(VAR146)
);
VAR79 VAR60 (
.clk(VAR39),
.reset(VAR165),
.VAR55(VAR210),
.VAR114(VAR147),
.VAR156(VAR82),
.VAR150(VAR100),
.VAR71(VAR132),
.VAR113(VAR141),
.VAR47(VAR28),
.VAR87(VAR201),
.VAR99(VAR16),
.VAR2(VAR144),
.VAR180(VAR159),
.VAR200(VAR181)
);
VAR79 VAR20 (
.clk(VAR39),
.reset(VAR165),
.VAR55(VAR125),
.VAR114(VAR175),
.VAR156(VAR188),
.VAR150(VAR136),
.VAR71(VAR229),
.VAR113(VAR88),
.VAR47(VAR74),
.VAR87(VAR12),
.VAR99(VAR143),
.VAR2(VAR122),
.VAR180(VAR27),
.VAR200(VAR17)
);
VAR79 VAR170 (
.clk(VAR39),
.reset(VAR165),
.VAR55(VAR21),
.VAR114(VAR228),
.VAR156(VAR48),
.VAR150(VAR153),
.VAR71(VAR149),
.VAR113(VAR76),
.VAR47(VAR207),
.VAR87(VAR77),
.VAR99(VAR205),
.VAR2(VAR186),
.VAR180(VAR8),
.VAR200(VAR53)
);
assign VAR182 = VAR40[0:5];
assign VAR147 = VAR64[0:5];
assign VAR175 = VAR119[0:5];
assign VAR228 = VAR187[0:5];
assign VAR139 = VAR40[6:9];
assign VAR82 = VAR64[6:9];
assign VAR188 = VAR119[6:9];
assign VAR48 = VAR187[6:9];
assign VAR37 = VAR40[10:13];
assign VAR100 = VAR64[10:13];
assign VAR136 = VAR119[10:13];
assign VAR153 = VAR187[10:13];
assign VAR46 = VAR29[0:7];
assign VAR201 = VAR19[0:7];
assign VAR12 = VAR221[0:7];
assign VAR77 = VAR81[0:7];
assign VAR42 = VAR29[8:15];
assign VAR28 = VAR19[8:15];
assign VAR74 = VAR221[8:15];
assign VAR207 = VAR81[8:15];
assign VAR22 = VAR29[16:23];
assign VAR132 = VAR19[16:23];
assign VAR229 = VAR221[16:23];
assign VAR149 = VAR81[16:23];
assign VAR176 = VAR29[24:31];
assign VAR141 = VAR19[24:31];
assign VAR88 = VAR221[24:31];
assign VAR76 = VAR81[24:31];
endmodule
|
bsd-2-clause
|
asicguy/gplgpu
|
hdl/mc_cache/mc_cache.v
| 13,629 |
module MODULE1
(
input VAR56,
input VAR88,
input [3:0] VAR15,
input VAR108,
input VAR123,
input VAR26,
input [23:0] VAR105,
input [127:0] VAR33,
input [15:0] VAR97,
input [5:0] VAR71,
output VAR113,
output reg [127:0] VAR43,
output reg VAR83,
input VAR102,
input VAR106,
input [255:0] VAR74,
output reg VAR52,
output reg VAR36,
output reg VAR27,
output reg [23:0] VAR109,
output reg [4:0] VAR91,
output reg [255:0] VAR96,
output reg [31:0] VAR133,
output reg VAR119,
output VAR84,
output [7:0] VAR77,
output [3:0] VAR107,
output VAR85,
output [5:0] VAR70
);
parameter VAR128 = 2'b00,
VAR125 = 2'b01,
VAR23 = 2'b10;
reg [1:0] VAR1;
reg VAR25;
reg [5:0] VAR115;
reg [5:0] VAR44;
reg VAR32;
reg VAR4;
reg VAR89;
reg [23:1] VAR130;
reg [4:0] VAR67;
wire [255:0] VAR50;
wire VAR13;
wire VAR136;
reg VAR82;
wire VAR114;
wire VAR58;
reg VAR40;
reg VAR9;
reg [255:0] VAR12;
wire VAR73;
wire VAR111;
assign VAR111 = ~|VAR115[5:1] & VAR115[0];
assign VAR13 = ~|VAR71[5:1] & VAR71[0];
always @(posedge VAR56, negedge VAR88) begin
if(!VAR88) begin
VAR115 <= 6'h0;
VAR25 <= 1'b0;
end
else begin
VAR130 <= VAR105[23:1];
VAR67 <= (VAR71 >> 1) + (VAR71[0] | VAR105[0]);
if(VAR26) begin
VAR115 <= VAR71 - 6'h1;
VAR25 <= ~VAR105[0];
end
else if(VAR108) begin
VAR115 <= VAR115 - 6'h1;
VAR25 <= ~VAR25;
end
VAR4 <= 1'b0;
casex({VAR108, VAR26, VAR13, VAR111, VAR105[0], VAR25})
6'VAR62: begin VAR133[15:0] <= VAR97;
VAR133[31:16] <= 16'h0;
VAR96[127:0] <= VAR33;
VAR52 <= |(VAR97); VAR89 <= |(VAR97); end
6'VAR63: begin VAR133[15:0] <= 16'h0;
VAR133[31:16] <= VAR97;
VAR96[255:128] <= VAR33;
VAR52 <= |(VAR97); VAR89 <= |(VAR97); end
6'VAR35: begin VAR133[15:0] <= VAR97;
VAR96[127:0] <= VAR33;
VAR52 <= 1'b0;
VAR89 <= 1'b0;
VAR4 <= 1'b1;
end
6'VAR94: begin VAR133[31:16] <= VAR97;
VAR133[15:0] <= 16'h0;
VAR96[255:128] <= VAR33;
VAR52 <= 1'b1;
VAR89 <= 1'b1;
end
6'VAR49: begin VAR133[15:0] <= VAR97;
VAR96[127:0] <= VAR33;
VAR52 <= 1'b0;
VAR89 <= 1'b0;
end
6'VAR39: begin
VAR133[31:16] <= VAR97;
VAR96[255:128] <= VAR33;
VAR52 <= 1'b1;
VAR89 <= VAR4;
end
6'VAR18: begin VAR133[15:0] <= VAR97;
VAR133[31:16] <= 16'h0;
VAR96[127:0] <= VAR33;
VAR52 <= 1'b1;
VAR89 <= 1'b0;
end
default: begin
VAR133 <= 32'hffffffff;
VAR52 <= 1'b0;
VAR89 <= 1'b0;
end
endcase
end
end
assign VAR114 = 1'b0;
assign VAR58 = 1'b1;
always @* begin
if(VAR123 & VAR102 & ~VAR114) begin
VAR36 = 1'b1;
VAR27 = 1'b1;
VAR109 = VAR105[23:1];
VAR91 = (VAR71 >> 1) + (VAR71[0] | VAR105[0]);
end
else begin
VAR36 = 1'b0;
VAR27 = VAR89;
VAR109 = VAR130;
VAR91 = VAR67;
end
end
assign VAR113 = VAR102;
VAR79 VAR10
(
.VAR61 (VAR56),
.VAR20 (~VAR88),
.VAR129 (VAR106),
.VAR90 (VAR74),
.VAR131 (VAR119),
.VAR121 (),
.VAR38 (VAR84),
.VAR92 (),
.VAR37 (VAR77),
.VAR137 (VAR50)
);
VAR127 VAR17
(
.VAR20 (~VAR88),
.VAR61 (VAR56),
.VAR129 (VAR123 & VAR102),
.VAR90 ({VAR58, VAR105[0], {6{~VAR114}} & VAR71}),
.VAR131 (VAR82),
.VAR137 ({VAR73, VAR85, VAR70}),
.VAR92 (),
.VAR38 (VAR136),
.VAR37 (VAR107),
.VAR121 ()
);
always @(posedge VAR56, negedge VAR88) begin
if(!VAR88) VAR12 <= 256'h0;
end
else if(VAR52 & (VAR15 == 4'h8)) begin
if(VAR133[31]) VAR14 <= VAR46;
if(VAR133[30]) VAR76 <= VAR59;
if(VAR133[29]) VAR31 <= VAR69;
if(VAR133[28]) VAR122 <= VAR135;
if(VAR133[27]) VAR5 <= VAR21;
if(VAR133[26]) VAR99 <= VAR126;
if(VAR133[25]) VAR104 <= VAR80;
if(VAR133[24]) VAR134 <= VAR75;
if(VAR133[23]) VAR6 <= VAR101;
if(VAR133[22]) VAR11 <= VAR30;
if(VAR133[21]) VAR7 <= VAR117;
if(VAR133[20]) VAR8 <= VAR2;
if(VAR133[19]) VAR45 <= VAR41;
if(VAR133[18]) VAR100 <= VAR22;
if(VAR133[17]) VAR103 <= VAR86;
if(VAR133[16]) VAR118 <= VAR34;
if(VAR133[15]) VAR3 <= VAR60;
if(VAR133[14]) VAR87 <= VAR95;
if(VAR133[13]) VAR112 <= VAR120;
if(VAR133[12]) VAR72 <= VAR132;
if(VAR133[11]) VAR64 <= VAR16;
if(VAR133[10]) VAR98 <= VAR51;
if(VAR133[9]) VAR93 <= VAR66;
if(VAR133[8]) VAR78 <= VAR53;
if(VAR133[7]) VAR54 <= VAR55;
if(VAR133[6]) VAR81 <= VAR48;
if(VAR133[5]) VAR65 <= VAR57;
if(VAR133[4]) VAR124 <= VAR68;
if(VAR133[3]) VAR24 <= VAR28;
if(VAR133[2]) VAR42 <= VAR116;
if(VAR133[1]) VAR47 <= VAR19;
if(VAR133[0]) VAR29 <= VAR110;
end
else if(VAR73 & VAR106) VAR12 <= VAR74;
end
always @(posedge VAR56, negedge VAR88) begin
if(!VAR88) begin
VAR1 <= VAR125;
VAR44 <= 6'h0;
VAR32 <= 1'b0;
VAR9 <= 1'b0;
VAR40 <= 1'b0;
end
else begin
VAR9 <= 1'b0;
case(VAR1)
VAR128: begin
VAR32 <= VAR85;
if(!VAR136 & (VAR70 == 6'h0)) begin VAR1 <= VAR128;
VAR9 <= 1'b1;
VAR40 <= VAR85;
end
else if(~VAR84) begin
if(VAR85) VAR1 <= VAR23;
end
else VAR1 <= VAR125;
VAR44 <= VAR70;
end
else VAR1 <= VAR128;
end
VAR125: begin
if((VAR44 == 6'h1) & ~VAR84) begin
VAR44 <= VAR44 - 6'h1;
VAR1 <= VAR128;
end
else if((VAR44 != 6'h0) & ~VAR84) begin
VAR44 <= VAR44 - 6'h1;
VAR1 <= VAR23;
VAR32 <= ~VAR32;
end
else if((VAR44 != 6'h0) & VAR84) begin
VAR1 <= VAR125;
end
else VAR1 <= VAR128;
end
VAR23: begin
if((VAR44 == 6'h1) & ~VAR84) begin
VAR44 <= VAR44 - 6'h1;
VAR1 <= VAR128;
end
else if((VAR44 != 6'h0) & ~VAR84) begin
VAR44 <= VAR44 - 6'h1;
VAR1 <= VAR125;
VAR32 <= ~VAR32;
end
else if((VAR44 != 6'h0) & VAR84) begin
VAR1 <= VAR23;
end
else VAR1 <= VAR128;
end
endcase
end
end
always @* VAR82 = ((((VAR1 == VAR125) | (VAR1 == VAR23)) & (VAR44 == 6'h1)) & ~VAR84) |
((VAR1 == VAR128) & (!VAR136 & (VAR70 == 6'h0)));
always @* VAR119 = (((VAR1 == VAR125) & (VAR44 == 6'h1)) | (VAR1 == VAR23)) & ~VAR84;
always @* VAR43 = (VAR9 & VAR40) ? VAR12[255:128] :
(VAR9 & ~VAR40) ? VAR12[127:0] :
(VAR32) ? VAR50[255:128] : VAR50[127:0];
always @* VAR83 = (((VAR1 == VAR125) | (VAR1 == VAR23)) & ((VAR44 != 6'h0) & ~VAR84)) | VAR9;
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/clkdlybuf4s25/sky130_fd_sc_hd__clkdlybuf4s25_1.v
| 2,163 |
module MODULE2 (
VAR5 ,
VAR3 ,
VAR2,
VAR1,
VAR6 ,
VAR7
);
output VAR5 ;
input VAR3 ;
input VAR2;
input VAR1;
input VAR6 ;
input VAR7 ;
VAR8 VAR4 (
.VAR5(VAR5),
.VAR3(VAR3),
.VAR2(VAR2),
.VAR1(VAR1),
.VAR6(VAR6),
.VAR7(VAR7)
);
endmodule
module MODULE2 (
VAR5,
VAR3
);
output VAR5;
input VAR3;
supply1 VAR2;
supply0 VAR1;
supply1 VAR6 ;
supply0 VAR7 ;
VAR8 VAR4 (
.VAR5(VAR5),
.VAR3(VAR3)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/o32ai/sky130_fd_sc_hdll__o32ai.symbol.v
| 1,399 |
module MODULE1 (
input VAR9,
input VAR3,
input VAR8,
input VAR6,
input VAR7,
output VAR10
);
supply1 VAR4;
supply0 VAR2;
supply1 VAR5 ;
supply0 VAR1 ;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/o2111ai/sky130_fd_sc_ms__o2111ai_4.v
| 2,461 |
module MODULE1 (
VAR6 ,
VAR9 ,
VAR12 ,
VAR5 ,
VAR7 ,
VAR11 ,
VAR4,
VAR2,
VAR10 ,
VAR1
);
output VAR6 ;
input VAR9 ;
input VAR12 ;
input VAR5 ;
input VAR7 ;
input VAR11 ;
input VAR4;
input VAR2;
input VAR10 ;
input VAR1 ;
VAR3 VAR8 (
.VAR6(VAR6),
.VAR9(VAR9),
.VAR12(VAR12),
.VAR5(VAR5),
.VAR7(VAR7),
.VAR11(VAR11),
.VAR4(VAR4),
.VAR2(VAR2),
.VAR10(VAR10),
.VAR1(VAR1)
);
endmodule
module MODULE1 (
VAR6 ,
VAR9,
VAR12,
VAR5,
VAR7,
VAR11
);
output VAR6 ;
input VAR9;
input VAR12;
input VAR5;
input VAR7;
input VAR11;
supply1 VAR4;
supply0 VAR2;
supply1 VAR10 ;
supply0 VAR1 ;
VAR3 VAR8 (
.VAR6(VAR6),
.VAR9(VAR9),
.VAR12(VAR12),
.VAR5(VAR5),
.VAR7(VAR7),
.VAR11(VAR11)
);
endmodule
|
apache-2.0
|
jeichenhofer/chuck-light
|
SoC/soc_system/synthesis/submodules/alt_vipitc131_common_sync_generation.v
| 4,063 |
module MODULE1(
input wire rst,
input wire clk,
input wire VAR45,
input wire VAR12,
input wire VAR30,
input wire VAR22,
input wire VAR35,
input wire VAR31,
input wire [13:0] VAR36,
input wire VAR44,
input wire [12:0] VAR4,
input wire VAR15,
input wire VAR25,
input wire [13:0] VAR9,
input wire [13:0] VAR29,
input wire [12:0] VAR6,
input wire [1:0] VAR14,
input wire VAR5,
output reg VAR17,
output reg VAR8,
output wire VAR43);
parameter VAR16 = 0;
parameter VAR32 = 0;
parameter VAR40 = 0;
parameter VAR38 = 0;
parameter VAR19 = 0;
wire VAR46;
reg VAR1;
wire enable;
wire VAR37;
reg VAR21;
wire [VAR40-1:0] VAR20;
wire [13:0] VAR33;
wire [12:0] VAR2;
wire VAR41;
wire VAR26;
wire VAR23;
wire VAR47;
reg VAR27;
reg VAR34;
reg [3:0] VAR3;
wire VAR7;
assign VAR46 = VAR25 & VAR44;
assign VAR7 = VAR22 & ~VAR35;
assign enable = (VAR7) ? VAR46 : VAR46 & VAR1 & ~VAR45;
assign VAR26 = enable & VAR12;
assign VAR23 = VAR26 & VAR27;
assign VAR47 = (VAR20 == VAR14[VAR40-1:0]) | VAR30;
assign VAR37 = (VAR26 && VAR47 && VAR33 == VAR29 && VAR2 == VAR6) ? 1'b1 : 1'b0;
assign VAR43 = VAR34;
always @ (posedge rst or posedge clk) begin
if(rst) begin
VAR1 <= 1'b0;
VAR3 <= 4'd0;
VAR17 <= 1'b0;
VAR8 <= 1'b0;
VAR34 <= 1'b0;
VAR21 <= 1'b0;
VAR27 <= 1'b0;
end else begin
VAR1 <= enable;
if(VAR5) begin
if(VAR3 == 4'd0) begin
VAR17 <= VAR37;
if(VAR37)
VAR3 = 4'b1111;
end else begin
VAR3 = VAR3 - 4'd1;
end
VAR8 <= enable & VAR15;
VAR34 <= VAR41;
VAR21 <= VAR37;
VAR27 <= enable & (VAR37 | VAR27);
end else begin
VAR17 <= 1'b0;
VAR8 <= 1'b0;
VAR34 <= 1'b0;
VAR21 <= 1'b0;
VAR27 <= 1'b0;
end
end
end
VAR13 VAR24(
.rst(rst),
.clk(clk),
.VAR21(VAR7),
.enable(VAR26),
.VAR30(VAR30),
.VAR11(VAR36),
.VAR28(VAR4),
.VAR42(14'd0),
.VAR39(13'd0),
.VAR20(VAR20),
.VAR33(VAR33),
.VAR2(VAR2));
VAR24.VAR32 = VAR32,
VAR24.VAR40 = VAR40,
VAR24.VAR38 = VAR38,
VAR24.VAR19 = VAR19;
VAR13 VAR18(
.rst(rst),
.clk(clk),
.VAR21(VAR21),
.enable(VAR23),
.VAR30(VAR30),
.VAR11(VAR9),
.VAR28(13'd0),
.VAR42(14'd0),
.VAR39(13'd0),
.VAR10(VAR41));
VAR18.VAR32 = VAR32,
VAR18.VAR40 = VAR40,
VAR18.VAR38 = VAR38,
VAR18.VAR19 = 1;
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
models/udp_dff_nsr_pp_pg_n/sky130_fd_sc_lp__udp_dff_nsr_pp_pg_n.symbol.v
| 1,655 |
module MODULE1 (
input VAR7 ,
output VAR3 ,
input VAR6 ,
input VAR5 ,
input VAR2 ,
input VAR4,
input VAR1 ,
input VAR8
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/tapvgnd/sky130_fd_sc_hdll__tapvgnd_1.v
| 1,954 |
module MODULE2 (
VAR2,
VAR6,
VAR5 ,
VAR3
);
input VAR2;
input VAR6;
input VAR5 ;
input VAR3 ;
VAR4 VAR1 (
.VAR2(VAR2),
.VAR6(VAR6),
.VAR5(VAR5),
.VAR3(VAR3)
);
endmodule
module MODULE2 ();
supply1 VAR2;
supply0 VAR6;
supply1 VAR5 ;
supply0 VAR3 ;
VAR4 VAR1 ();
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/o2111a/sky130_fd_sc_ls__o2111a_4.v
| 2,448 |
module MODULE1 (
VAR1 ,
VAR2 ,
VAR3 ,
VAR11 ,
VAR12 ,
VAR8 ,
VAR4,
VAR7,
VAR9 ,
VAR6
);
output VAR1 ;
input VAR2 ;
input VAR3 ;
input VAR11 ;
input VAR12 ;
input VAR8 ;
input VAR4;
input VAR7;
input VAR9 ;
input VAR6 ;
VAR5 VAR10 (
.VAR1(VAR1),
.VAR2(VAR2),
.VAR3(VAR3),
.VAR11(VAR11),
.VAR12(VAR12),
.VAR8(VAR8),
.VAR4(VAR4),
.VAR7(VAR7),
.VAR9(VAR9),
.VAR6(VAR6)
);
endmodule
module MODULE1 (
VAR1 ,
VAR2,
VAR3,
VAR11,
VAR12,
VAR8
);
output VAR1 ;
input VAR2;
input VAR3;
input VAR11;
input VAR12;
input VAR8;
supply1 VAR4;
supply0 VAR7;
supply1 VAR9 ;
supply0 VAR6 ;
VAR5 VAR10 (
.VAR1(VAR1),
.VAR2(VAR2),
.VAR3(VAR3),
.VAR11(VAR11),
.VAR12(VAR12),
.VAR8(VAR8)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/a2111oi/sky130_fd_sc_ms__a2111oi.behavioral.pp.v
| 2,082 |
module MODULE1 (
VAR6 ,
VAR17 ,
VAR13 ,
VAR3 ,
VAR5 ,
VAR9 ,
VAR7,
VAR11,
VAR12 ,
VAR15
);
output VAR6 ;
input VAR17 ;
input VAR13 ;
input VAR3 ;
input VAR5 ;
input VAR9 ;
input VAR7;
input VAR11;
input VAR12 ;
input VAR15 ;
wire VAR2 ;
wire VAR8 ;
wire VAR18;
and VAR14 (VAR2 , VAR17, VAR13 );
nor VAR10 (VAR8 , VAR3, VAR5, VAR9, VAR2 );
VAR16 VAR4 (VAR18, VAR8, VAR7, VAR11);
buf VAR1 (VAR6 , VAR18 );
endmodule
|
apache-2.0
|
UviDTE-UviSpace/UviSpace
|
DE1-SoC/FPGA_Design/ip/sdram_control/control_interface.v
| 5,614 |
module MODULE1(
VAR21,
VAR7,
VAR16,
VAR8,
VAR12,
VAR10,
VAR6,
VAR3,
VAR20,
VAR4,
VAR11,
VAR5,
VAR17,
VAR2,
VAR18,
VAR14,
VAR19
);
input VAR21; input VAR7; input [2:0] VAR16; input [VAR22-1:0] VAR8; input VAR12; input VAR10; input VAR6; output VAR3; output VAR20; output VAR4; output VAR11; output VAR5; output VAR17; output [VAR22-1:0] VAR2; output VAR18; output VAR14; output VAR19;
reg VAR3;
reg VAR20;
reg VAR4;
reg VAR11;
reg VAR5;
reg VAR17;
reg [VAR22-1:0] VAR2;
reg VAR18;
reg VAR14;
reg VAR19;
reg [15:0] VAR9;
reg [15:0] VAR13;
always @(posedge VAR21 or negedge VAR7)
begin
if (VAR7 == 0)
begin
VAR3 <= 0;
VAR20 <= 0;
VAR4 <= 0;
VAR2 <= 0;
end
else
begin
VAR2 <= VAR8;
if (VAR16 == 3'b000) VAR3 <= 1;
end
else
VAR3 <= 0;
if (VAR16 == 3'b001) VAR20 <= 1;
end
else
VAR20 <= 0;
if (VAR16 == 3'b010) VAR4 <= 1;
else
VAR4 <= 0;
end
end
always @(posedge VAR21 or negedge VAR7)
begin
if (VAR7 == 0)
VAR19 <= 0;
end
else
if ((VAR6 == 1) & (VAR19 == 0))
VAR19 <= 1;
else
VAR19 <= 0;
end
always @(posedge VAR21 or negedge VAR7) begin
if (VAR7 == 0)
begin
VAR9 <= 0;
VAR18 <= 0;
end
else
begin
if (VAR12 == 1)
begin
VAR9 <= VAR15;
VAR18 <=0;
end
else if (VAR14 == 1)
begin
VAR9 <= VAR15+200;
VAR18 <=0;
end
else
VAR9 <= VAR9 - 1'b1;
if (VAR9==0)
VAR18 <= 1;
end
end
always @(posedge VAR21 or negedge VAR7) begin
if (VAR7 == 0)
begin
VAR13 <= 0;
VAR11 <= 0;
VAR5 <= 0;
VAR17 <= 0;
VAR14 <= 0;
end
else
begin
if (VAR13 < (VAR1+201))
VAR13 <= VAR13+1;
if (VAR13 < VAR1)
begin
VAR11 <=0;
VAR5 <=0;
VAR17 <=0;
VAR14 <=1;
end
else if(VAR13 == (VAR1+20))
begin
VAR11 <=0;
VAR5 <=1;
VAR17 <=0;
VAR14 <=0;
end
else if( (VAR13 == (VAR1+40)) ||
(VAR13 == (VAR1+60)) ||
(VAR13 == (VAR1+80)) ||
(VAR13 == (VAR1+100)) ||
(VAR13 == (VAR1+120)) ||
(VAR13 == (VAR1+140)) ||
(VAR13 == (VAR1+160)) ||
(VAR13 == (VAR1+180)) )
begin
VAR11 <=1;
VAR5 <=0;
VAR17 <=0;
VAR14 <=0;
end
else if(VAR13 == (VAR1+200))
begin
VAR11 <=0;
VAR5 <=0;
VAR17 <=1;
VAR14 <=0;
end
else
begin
VAR11 <=0;
VAR5 <=0;
VAR17 <=0;
VAR14 <=0;
end
end
end
endmodule
|
gpl-3.0
|
rkrajnc/minimig-de1
|
rtl/or1200/or1200_dc_fsm.v
| 9,687 |
module MODULE1(
clk, rst,
VAR12, VAR31, VAR7, VAR25, VAR14,
VAR32, VAR2, VAR27, VAR16, VAR18,
VAR8, VAR6, VAR20, VAR4, VAR23, VAR15,
VAR3, VAR19, VAR5
);
input clk;
input rst;
input VAR12;
input VAR31;
input VAR7;
input VAR25;
input [3:0] VAR14;
input VAR32;
input VAR2;
input VAR27;
input [31:0] VAR16;
output [31:0] VAR18;
output [3:0] VAR8;
output VAR6;
output VAR20;
output VAR4;
output VAR23;
output VAR15;
output VAR3;
output VAR19;
output [31:0] VAR5;
reg [31:0] VAR1;
reg [2:0] state;
reg [2:0] VAR10;
reg VAR9;
reg VAR28;
reg VAR29;
reg VAR13;
wire VAR11;
assign VAR8 = {4{VAR29 & VAR2 & !VAR13}} | {4{VAR11}} & VAR14;
assign VAR19 = VAR6 & VAR2 & !VAR13;
assign VAR6 = (VAR9 & VAR32) | (!VAR9 & VAR29);
assign VAR20 = VAR28;
assign VAR5 = (VAR6 | VAR20) & !VAR9 ? VAR18 : VAR16;
assign VAR18 = VAR1;
assign VAR4 = (state == VAR30) & !VAR32 & !VAR13 & !VAR7 | VAR11;
assign VAR11 = (state == VAR24) & !VAR32 & VAR2 & !VAR13 & !VAR7;
assign VAR23 = ((state == VAR30) | (state == VAR24)) & VAR2;
assign VAR15 = ((state == VAR30) | (state == VAR24)) & VAR27;
assign VAR3 = (state == VAR30) & VAR32 & !VAR13
| (state == VAR22)
| (state == VAR21)
;
always @(posedge clk or posedge rst) begin
if (rst) begin
state <= VAR26;
VAR1 <= 32'b0;
VAR9 <= 1'b0;
VAR28 <= 1'b0;
VAR29 <= 1'b0;
VAR10 <= 3'b000;
VAR13 <= 1'b0;
end
else
case (state) VAR26 :
if (VAR12 & VAR31 & VAR25) begin state <= VAR24;
VAR1 <= VAR16;
VAR9 <= 1'b1;
VAR28 <= 1'b1;
VAR29 <= 1'b0;
VAR13 <= 1'b0;
end
else if (VAR12 & VAR31) begin state <= VAR30;
VAR1 <= VAR16;
VAR9 <= 1'b1;
VAR28 <= 1'b0;
VAR29 <= 1'b1;
VAR13 <= 1'b0;
end
else begin VAR9 <= 1'b0;
VAR28 <= 1'b0;
VAR29 <= 1'b0;
VAR13 <= 1'b0;
end
VAR13 <= 1'b1;
if (VAR9)
VAR1[31:13] <= VAR16[31:13];
if ((VAR9 & !VAR31) || (VAR27) || ((VAR13 | VAR7) & VAR2)) begin state <= VAR26;
VAR9 <= 1'b0;
VAR29 <= 1'b0;
VAR13 <= 1'b0;
end
else if (VAR32 & VAR2) begin state <= VAR22;
VAR1[3:2] <= VAR1[3:2] + 1'd1;
VAR9 <= 1'b0;
VAR10 <= VAR17-2;
VAR13 <= 1'b0;
end
else if (!VAR32 & !VAR7) begin state <= VAR26;
VAR9 <= 1'b0;
VAR29 <= 1'b0;
VAR13 <= 1'b0;
end
else VAR9 <= 1'b0;
end
if (VAR2 && (|VAR10)) begin VAR10 <= VAR10 - 3'd1;
VAR1[3:2] <= VAR1[3:2] + 1'd1;
end
else if (VAR2) begin state <= VAR26;
VAR29 <= 1'b0;
end
end
VAR13 <= 1'b1;
if (VAR9)
VAR1[31:13] <= VAR16[31:13];
if ((VAR9 & !VAR31) || (VAR27) || ((VAR13 | VAR7) & VAR2)) begin state <= VAR26;
VAR9 <= 1'b0;
VAR28 <= 1'b0;
VAR13 <= 1'b0;
end
else if (VAR32 & VAR2) begin state <= VAR21;
VAR9 <= 1'b0;
VAR28 <= 1'b0;
VAR29 <= 1'b1;
VAR10 <= VAR17-1;
VAR13 <= 1'b0;
end
else if (VAR2) begin state <= VAR26;
VAR9 <= 1'b0;
VAR28 <= 1'b0;
VAR13 <= 1'b0;
end
else VAR9 <= 1'b0;
end
if (VAR2 && (|VAR10)) begin VAR10 <= VAR10 - 1'd1;
VAR1[3:2] <= VAR1[3:2] + 1'd1;
end
else if (VAR2) begin state <= VAR26;
VAR29 <= 1'b0;
end
end
default:
state <= VAR26;
endcase
end
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/and4b/sky130_fd_sc_hd__and4b_4.v
| 2,300 |
module MODULE2 (
VAR11 ,
VAR8 ,
VAR10 ,
VAR4 ,
VAR7 ,
VAR6,
VAR5,
VAR3 ,
VAR1
);
output VAR11 ;
input VAR8 ;
input VAR10 ;
input VAR4 ;
input VAR7 ;
input VAR6;
input VAR5;
input VAR3 ;
input VAR1 ;
VAR2 VAR9 (
.VAR11(VAR11),
.VAR8(VAR8),
.VAR10(VAR10),
.VAR4(VAR4),
.VAR7(VAR7),
.VAR6(VAR6),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR1(VAR1)
);
endmodule
module MODULE2 (
VAR11 ,
VAR8,
VAR10 ,
VAR4 ,
VAR7
);
output VAR11 ;
input VAR8;
input VAR10 ;
input VAR4 ;
input VAR7 ;
supply1 VAR6;
supply0 VAR5;
supply1 VAR3 ;
supply0 VAR1 ;
VAR2 VAR9 (
.VAR11(VAR11),
.VAR8(VAR8),
.VAR10(VAR10),
.VAR4(VAR4),
.VAR7(VAR7)
);
endmodule
|
apache-2.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0
|
cells/inv/gf180mcu_fd_sc_mcu7t5v0__inv_1.behavioral.v
| 1,101 |
module MODULE1( VAR2, VAR5 );
input VAR2;
output VAR5;
VAR4 VAR1(.VAR2(VAR2),.VAR5(VAR5));
VAR4 VAR3(.VAR2(VAR2),.VAR5(VAR5));
|
apache-2.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0
|
cells/nand4/gf180mcu_fd_sc_mcu9t5v0__nand4_1.behavioral.pp.v
| 1,407 |
module MODULE1( VAR1, VAR4, VAR5, VAR8, VAR7, VAR2, VAR3 );
input VAR7, VAR8, VAR5, VAR1;
inout VAR2, VAR3;
output VAR4;
VAR6 VAR9(.VAR1(VAR1),.VAR4(VAR4),.VAR5(VAR5),.VAR8(VAR8),.VAR7(VAR7),.VAR2(VAR2),.VAR3(VAR3));
VAR6 VAR10(.VAR1(VAR1),.VAR4(VAR4),.VAR5(VAR5),.VAR8(VAR8),.VAR7(VAR7),.VAR2(VAR2),.VAR3(VAR3));
|
apache-2.0
|
ShepardSiegel/ocpi
|
libsrc/hdl/bsv/SyncHandshake.v
| 4,042 |
module MODULE1(
VAR2,
VAR15,
VAR5,
VAR7,
VAR3,
VAR16
);
parameter VAR13 = 1'b0;
input VAR2 ;
input VAR15 ;
input VAR7 ;
output VAR3 ;
input VAR5 ;
output VAR16 ;
reg VAR1, VAR8 ;
reg VAR12 ;
reg VAR17 ;
reg VAR6, VAR4 ;
assign VAR16 = VAR8 != VAR12 ;
assign VAR3 = VAR4 == VAR17;
always @(posedge VAR2 or VAR9 VAR15)
begin
if (VAR15 == VAR14)
begin
VAR6 <= VAR11 ! VAR13 ; VAR4 <= VAR11 ! VAR13 ;
VAR17 <= VAR11 VAR13 ;
end
else
begin
VAR6 <= VAR11 VAR8 ; VAR4 <= VAR11 VAR6 ;
if ( VAR7 )
begin
VAR17 <= VAR11 ! VAR17 ;
end
end
end
always @(posedge VAR5 or VAR9 VAR15)
begin
if (VAR15 == VAR14)
begin
VAR1 <= VAR11 VAR13;
VAR8 <= VAR11 VAR13;
VAR12 <= VAR11 VAR13 ;
end
else
begin
VAR1 <= VAR11 VAR17 ; VAR8 <= VAR11 VAR1 ;
VAR12 <= VAR11 VAR8 ;
end
end
begin
VAR1 = VAR13 ;
VAR8 = VAR13 ;
VAR12 = VAR13 ;
VAR17 = VAR13 ;
VAR6 = ! VAR13 ;
VAR4 = ! VAR13 ;
end VAR10
endmodule
|
lgpl-3.0
|
borti4938/sd2snes
|
verilog/sd2snes_obc1/main.v
| 21,897 |
module MODULE1(
output [22:0] VAR160,
output VAR161,
input VAR241,
output VAR331,
input VAR175,
output [21:0] VAR160,
output VAR156,
output VAR220,
output VAR131,
output VAR217,
output VAR91,
input VAR77,
input VAR60,
input [23:0] VAR252,
input VAR308,
input VAR259,
input VAR270,
inout [7:0] VAR257,
input VAR144,
input VAR110,
output VAR70,
output VAR145,
output VAR27,
input VAR148,
input [7:0] VAR65,
input VAR224,
input VAR194,
inout [15:0] VAR243,
output VAR55,
output VAR281,
output VAR34,
output VAR262,
inout [7:0] VAR271,
output [18:0] VAR136,
output VAR36,
output VAR301,
input VAR56,
inout VAR219,
input VAR166,
input VAR86,
output VAR286,
output VAR183,
output VAR267,
output VAR23,
input [3:0] VAR138,
inout VAR115,
inout VAR253
);
wire VAR172;
wire [7:0] VAR341;
wire [7:0] VAR52;
wire [7:0] VAR105;
wire [31:0] VAR12;
wire [2:0] VAR45;
wire [23:0] VAR242;
wire [2:0] VAR46;
wire [23:0] VAR246;
wire [23:0] VAR186;
wire [7:0] VAR75;
wire [1:0] VAR275;
wire [10:0] VAR178;
wire [10:0] VAR53;
wire [10:0] VAR288;
wire [2:0] VAR205;
wire [8:0] VAR321;
wire [7:0] VAR80;
wire [7:0] VAR316;
wire [31:0] VAR206;
wire [15:0] VAR59;
wire [13:0] VAR108;
wire [13:0] VAR238;
wire [7:0] VAR313;
wire [7:0] VAR14;
wire [5:0] VAR30;
wire [5:0] VAR306;
wire [15:0] VAR303;
wire VAR254 = VAR303[5];
wire [23:0] VAR187;
wire VAR285;
wire [7:0] VAR57;
wire [7:0] VAR239;
wire [13:0] VAR134;
wire VAR16;
wire VAR342;
wire VAR327;
wire [2:0] VAR71;
wire [10:0] VAR248;
wire [8:0] VAR315;
wire [7:0] VAR99;
wire [7:0] VAR95;
reg [7:0] VAR264 = 8'b11111111;
reg [7:0] VAR39 = 8'b11111111;
reg [7:0] VAR11 = 8'b11111111;
reg [7:0] VAR325 = 8'b11111111;
reg [7:0] VAR167 = 8'b00000000;
reg [7:0] VAR199 = 8'b11111111;
reg [23:0] VAR261 [6:0];
reg [7:0] VAR227 [6:0];
reg [7:0] VAR130 [4:0];
reg VAR305 = 1;
reg VAR140 = 0;
reg VAR62 = 0;
wire [23:0] VAR330 = (VAR261[5] & VAR261[4]);
wire [7:0] VAR83 = (VAR227[5] & VAR227[4]);
wire [7:0] VAR299 = (VAR130[3] & VAR130[2]);
wire VAR230 = (VAR264[6:1] == 6'b111110);
wire VAR20 = (VAR39[7:1] == (({VAR330[22], VAR330[15:0]} == 17'h02100) ? 7'b1110000 : 7'b1000000));
wire VAR124 = (VAR39[6:1] == 6'b000001);
wire VAR164 = (VAR11[6:1] == 6'b111110);
wire VAR89 = (VAR11[6:1] == 6'b000001);
wire VAR50 = (VAR325[6:1] == 6'b000001);
wire VAR188 = (VAR167[6:1] == 6'b000001);
wire VAR209 = (VAR167[6:1] == 6'b111110);
wire VAR225 = VAR325[2] & VAR325[1];
wire VAR40 = VAR11[2] & VAR11[1];
wire VAR153 = VAR167[2] & VAR167[1];
wire VAR25 = VAR264[2] & VAR264[1];
wire VAR78 = VAR39[2] & VAR39[1];
wire VAR93 = (VAR199[5] & VAR199[4]);
reg [7:0] VAR157;
always @(posedge VAR172) begin
if(~VAR40) VAR157 <= VAR257;
end
else if(~VAR225) VAR157 <= VAR299;
end
wire VAR106 = VAR209 | VAR62;
wire VAR158;
assign VAR31=0;
always @(posedge VAR172) begin
VAR62 <= 1'b0;
if(VAR188) VAR62 <= ~VAR158;
end
always @(posedge VAR172) begin
VAR264 <= {VAR264[6:0], VAR224};
VAR39 <= {VAR39[6:0], VAR194};
VAR11 <= {VAR11[6:0], VAR308};
VAR325 <= {VAR325[6:0], VAR259};
VAR167 <= {VAR167[6:0], VAR144};
VAR199 <= {VAR199[6:0], VAR270};
VAR261[6] <= VAR261[5];
VAR261[5] <= VAR261[4];
VAR261[4] <= VAR261[3];
VAR261[3] <= VAR261[2];
VAR261[2] <= VAR261[1];
VAR261[1] <= VAR261[0];
VAR261[0] <= VAR252;
VAR227[6] <= VAR227[5];
VAR227[5] <= VAR227[4];
VAR227[4] <= VAR227[3];
VAR227[3] <= VAR227[2];
VAR227[2] <= VAR227[1];
VAR227[1] <= VAR227[0];
VAR227[0] <= VAR65;
VAR130[4] <= VAR130[3];
VAR130[3] <= VAR130[2];
VAR130[2] <= VAR130[1];
VAR130[1] <= VAR130[0];
VAR130[0] <= VAR257;
end
VAR28 VAR168(
.VAR150(VAR172),
.VAR138(VAR138),
.VAR253(VAR253),
.VAR184(VAR184),
.VAR310(VAR310),
.VAR162(VAR162),
.VAR75(VAR75),
.VAR68(VAR68),
.VAR292(VAR292),
.VAR178(VAR178),
.VAR53(VAR53),
.VAR293(VAR293),
.VAR237(VAR237),
.VAR174(VAR248),
.VAR244(VAR71)
);
wire VAR22 = (VAR310 && (VAR275 == 2'b00));
VAR33 VAR289(
.VAR170(VAR172),
.VAR2(VAR148),
.VAR245(VAR183),
.VAR221(VAR267),
.VAR18(VAR23),
.VAR278(VAR275==2'b01 ? VAR162 : 1'b1),
.VAR298(VAR288),
.VAR128(VAR75),
.VAR202(VAR202),
.VAR101(VAR80),
.VAR82(VAR326),
.VAR137(VAR205),
.VAR208(VAR139),
.VAR97(VAR211),
.reset(VAR222),
.VAR323(VAR321)
);
VAR256 VAR10 (
.VAR170(VAR172),
.enable(VAR49),
.VAR298(VAR108),
.VAR128(VAR75),
.VAR118(VAR275==2'b10 ? VAR162 : 1'b1),
.VAR195(VAR330[2:0]),
.VAR35(VAR313),
.VAR190(VAR14),
.VAR17(VAR164),
.VAR63(VAR89),
.VAR255(VAR50),
.VAR296(VAR316),
.VAR302(VAR80),
.VAR9(VAR326),
.VAR69(VAR206),
.VAR273(VAR59),
.VAR233(VAR30),
.VAR84(VAR306),
.VAR324(VAR29),
.VAR13(VAR238),
.VAR135(VAR338),
.VAR16(VAR16),
.VAR342(VAR342),
.VAR327(VAR327),
.VAR134(VAR134),
.VAR277(VAR277)
);
VAR73 VAR64(
.clk(VAR172),
.VAR214(VAR56),
.VAR126(VAR219),
.VAR291(VAR166),
.VAR94(VAR86),
.VAR215(VAR226),
.VAR54(VAR21),
.VAR44(VAR341),
.VAR290(VAR52),
.VAR269(VAR207),
.VAR231(VAR297),
.VAR74(VAR105),
.VAR228(VAR12),
.VAR189(VAR45)
);
VAR319 VAR159 (
.clk(VAR172),
.enable(VAR204),
.VAR42(VAR57),
.VAR111(VAR239),
.VAR249(VAR330[12:0]),
.VAR255(VAR50)
);
reg [7:0] VAR4;
wire [7:0] VAR263;
wire [31:0] VAR24;
wire [7:0] VAR200;
wire [2:0] VAR332;
VAR109 VAR1(
.clk(VAR172),
.VAR125(VAR148),
.VAR215(VAR226),
.VAR54(VAR21),
.VAR44(VAR341),
.VAR290(VAR52),
.VAR196(VAR46),
.VAR79(VAR142),
.VAR67(VAR4),
.VAR295(VAR263),
.VAR12(VAR12),
.VAR45(VAR45),
.VAR81(VAR105),
.VAR69(VAR242),
.VAR336(VAR246),
.VAR87(VAR186),
.VAR184(VAR184),
.VAR310(VAR310),
.VAR68(VAR68),
.VAR75(VAR75),
.VAR162(VAR162),
.VAR275(VAR275),
.VAR292(VAR292),
.VAR178(VAR178),
.VAR53(VAR53),
.VAR293(VAR293),
.VAR237(VAR237),
.VAR280(VAR288),
.VAR202(VAR202),
.VAR335(VAR211),
.VAR103(VAR222),
.VAR205(VAR205),
.VAR139(VAR139),
.VAR203(VAR321),
.VAR300(VAR108),
.VAR147(VAR316),
.VAR117(VAR30),
.VAR340(VAR306),
.VAR29(VAR29),
.VAR121(VAR80),
.VAR268(VAR206),
.VAR282(VAR59),
.VAR152(VAR238),
.VAR100(VAR338),
.VAR312(VAR303),
.VAR143(VAR179),
.VAR334(VAR58),
.VAR218(VAR286),
.VAR311(VAR122),
.VAR171(VAR315),
.VAR193(VAR337),
.VAR48(VAR99),
.VAR274(VAR95),
.VAR104(VAR332),
.VAR113(VAR24),
.VAR229(VAR317)
);
address VAR314(
.VAR150(VAR172),
.VAR46(VAR46),
.VAR303(VAR303),
.VAR330(VAR330), .VAR83(VAR83),
.VAR93(VAR93),
.VAR160(VAR187), .VAR158(VAR158),
.VAR287(VAR287),
.VAR165(VAR165),
.VAR116(VAR116),
.VAR246(VAR246),
.VAR186(VAR186),
.VAR49(VAR49),
.VAR247(VAR247),
.VAR201(VAR201),
.VAR204(VAR204),
.VAR43(VAR43),
.VAR141(VAR141),
.VAR328(VAR328),
.VAR41(VAR41),
.VAR173(VAR173)
);
reg VAR51 = 0;
reg [4:0] VAR210 = 0;
reg VAR8 = 0;
parameter VAR304 = 5'b00001;
parameter VAR181 = 5'b00010;
parameter VAR37 = 5'b00100;
parameter VAR318 = 5'b01000;
parameter VAR154 = 5'b10000;
parameter VAR6 = 17'd96000;
parameter VAR120 = 4'd8;
reg [4:0] VAR19;
VAR191 VAR19 = VAR304;
assign VAR313 = VAR157;
assign VAR57 = VAR157;
VAR309 VAR3(
.clk(VAR172),
.VAR330(VAR330),
.VAR83(VAR83),
.VAR257(VAR257),
.VAR140(VAR140),
.VAR188(VAR188),
.VAR284(VAR50),
.VAR98(VAR164),
.VAR43(VAR43),
.VAR141(VAR141),
.VAR328(VAR328),
.VAR41(VAR41),
.VAR173(VAR173),
.VAR51(VAR51),
.VAR8(VAR8),
.VAR15(VAR332),
.VAR118(VAR317),
.VAR119(VAR24),
.VAR111(VAR200),
.VAR251(VAR251),
.VAR192(VAR192)
);
wire [7:0] VAR90;
reg [7:0] VAR294;
reg VAR85;
reg [2:0] VAR236;
reg [1:0] VAR132;
VAR191 VAR294 = 8'h55;
VAR191 VAR85 = 0;
VAR191 VAR132 = 2'b01;
VAR191 VAR236 = 3'b000;
reg [7:0] VAR198 = 0;
reg VAR114 = 0;
reg VAR92 = 0;
wire [3:0] VAR61 = VAR303[10:7];
wire [3:0] VAR180 = (VAR257[3:0] > VAR61) ? VAR61 : VAR257[3:0];
wire VAR38 = VAR303[6];
wire VAR339 = VAR201 & (VAR38 | ~(&VAR61));
wire VAR177 = {VAR330[22], VAR330[15:0]} == 17'h04200;
wire VAR26 = {VAR330[22], VAR330[15:0]} == 17'h04016;
always @(posedge VAR172) begin
VAR114 <= VAR92;
end
always @(posedge VAR172) begin
if(VAR50 & VAR177) begin
VAR8 <= VAR257[0];
end
end
always @(posedge VAR172) begin
if(VAR50 & VAR26) begin
VAR51 <= 1'b1;
VAR210 <= 5'h0;
end
if(VAR164 & VAR26) begin
VAR210 <= VAR210 + 1;
if(&VAR210[3:0]) begin
VAR51 <= 1'b0;
end
end
end
assign VAR257 = (VAR247 & ~VAR25 & ~VAR85) ? VAR294
:(VAR339 & ~VAR78 & VAR114) ? VAR198
:((~VAR40 ^ (VAR85 & VAR247 & ~VAR25))
& ~(VAR339 & ~VAR78 & ~VAR114 & ~VAR165 & ~VAR116))
? (VAR49 ? VAR14
:VAR204 ? VAR239
:(VAR251 & ~VAR254) ? VAR200
:((VAR192 | VAR254) & VAR43) ? VAR90
:(VAR285 ? VAR243[7:0] : VAR243[15:8])) : 8'VAR250;
reg [3:0] VAR176;
reg VAR182 = 0;
reg VAR235 = 0;
reg [23:0] VAR265;
reg VAR163;
VAR191 VAR163 = 1'b1;
assign VAR286 = VAR163;
wire VAR133 = |(VAR19 & VAR318);
wire VAR155 = |(VAR19 & (VAR318 | VAR154));
wire VAR279 = |(VAR19 & (VAR181 | VAR37));
wire VAR276 = VAR155 | VAR279;
VAR169 VAR129(
.VAR60(VAR60),
.VAR283(VAR172),
.VAR76(VAR112),
.VAR72(VAR31)
);
assign VAR160 = (VAR22) ? VAR242[23:1] : VAR276 ? VAR265[23:1] : VAR187[23:1];
assign VAR285 = (VAR22) ? VAR242[0] : VAR276 ? VAR265[0] : VAR187[0];
assign VAR161 = 1'b0;
assign VAR331 = 1'b0;
VAR47 VAR322 (
.VAR260(VAR172), .VAR96(VAR50 & ((VAR192 | VAR254) & VAR43)), .VAR5(VAR330[8:0]), .VAR88(VAR257), .VAR223(VAR90), .VAR185(VAR172), .VAR149(VAR337), .VAR212(VAR315), .VAR329(VAR99), .VAR307(VAR95) );
VAR151 VAR7(
.VAR234(VAR60),
.VAR320(VAR172),
.VAR123(VAR112),
.VAR266(VAR31)
);
wire VAR32;
assign VAR32 = (VAR22) ? VAR242[1] : VAR276 ? VAR265[1] : VAR187[1];
assign VAR160 = (VAR22) ? VAR242[23:2] : VAR276 ? VAR265[23:2] : VAR187[23:2];
assign VAR285 = (VAR22) ? VAR242[0] : VAR276 ? VAR265[0] : VAR187[0];
assign VAR131 = 1'b1;
assign VAR156 = VAR32;
assign VAR220 = ~VAR32;
VAR47 VAR322 (
.VAR333(VAR172), .VAR127(VAR50 & ((VAR192 | VAR254) & VAR43)), .VAR146(VAR330[8:0]), .VAR102(VAR257), .VAR240(VAR90), .VAR213(VAR337), .VAR232(VAR315), .VAR107(VAR99), .VAR272(VAR95) );
assign VAR55 = 1'b0;
reg[17:0] VAR66;
VAR191 VAR66 = 0;
always @(posedge VAR172) begin
if(VAR179) begin
VAR182 <= 1'b1;
VAR163 <= 1'b0;
VAR265 <= VAR242;
end else if(VAR58) begin
VAR235 <= 1'b1;
VAR163 <= 1'b0;
VAR265 <= VAR242;
end else if(VAR19 & (VAR37 | VAR154)) begin
VAR182 <= 1'b0;
VAR235 <= 1'b0;
VAR163 <= 1'b1;
end
end
always @(posedge VAR172) begin
if(~VAR167[1]) VAR66 <= VAR66 + 1;
end
else VAR66 <= 17'h0;
end
always @(posedge VAR172) begin
VAR140 <= 1'b0;
if(VAR167[1]) begin
VAR305 <= 1'b0;
if(VAR305) VAR140 <= 1'b1;
end
else if(VAR66 > VAR6) VAR305 <= 1'b1;
end
always @(posedge VAR172) begin
end
if(VAR305 & VAR167[1]) VAR19 <= VAR304; else
case(VAR19)
VAR304: begin
VAR19 <= VAR304;
if(VAR106 | VAR305) begin
if(VAR182) begin
VAR19 <= VAR181;
VAR176 <= VAR120;
end else if(VAR235) begin
VAR19 <= VAR318;
VAR176 <= VAR120;
end
end
end
VAR181: begin
VAR19 <= VAR181;
VAR176 <= VAR176 - 1;
if(VAR176 == 0) VAR19 <= VAR37;
VAR4 <= (VAR285 ? VAR243[7:0] : VAR243[15:8]);
end
VAR318: begin
VAR19 <= VAR318;
VAR176 <= VAR176 - 1;
if(VAR176 == 0) VAR19 <= VAR154;
end
VAR37, VAR154: begin
VAR19 <= VAR304;
end
endcase
end
always @(posedge VAR172) begin
if(VAR209) VAR85 <= 1'b1;
end
else if(VAR230 & VAR247) begin
VAR236 <= 3'b001;
VAR132 <= 2'b10;
end else if(VAR132 == 2'b10) begin
VAR236 <= VAR236 - 1;
if(VAR236 == 3'b000) begin
VAR85 <= 1'b0;
VAR132 <= 2'b01;
VAR294 <= {VAR257[7:5], VAR122, VAR257[3:0]};
end
end
end
reg [3:0] VAR197 = 0;
reg [3:0] VAR216 = 0;
always @(posedge VAR172) begin
if(VAR209) VAR92 <= 1'b0;
end
else if(VAR20 & VAR201) begin
if(VAR38 & VAR257[7]) begin
VAR92 <= 1'b1;
VAR198 <= {VAR257[7], 3'b010, VAR197}; end else if (VAR38 && VAR257 == 8'h00 && VAR198[7]) begin
VAR92 <= 1'b1;
VAR198 <= {1'b1, 3'b111, VAR197}; end else if (VAR38 && VAR257[3:0] < 4'h8 && VAR216 > 4'hd) begin
VAR92 <= 1'b1;
VAR198 <= {VAR257[7], 3'b011, 4'h0}; end else if (VAR38 | ~(&VAR61)) begin
VAR197 <= VAR180;
VAR216 <= VAR257[3:0];
if (~(&VAR61) && VAR257[3:0] > VAR61) begin
VAR92 <= 1'b1;
VAR198 <= {VAR257[7], 3'b100, VAR180}; end
end
end
end
reg VAR258;
always @(posedge VAR172) begin
VAR258<= VAR142;
end
assign VAR243[7:0] = VAR285
?(VAR22 ? (!VAR258 ? VAR263 : 8'VAR250)
: (VAR158 & ~VAR225) ? VAR257
: VAR155 ? VAR263 : 8'VAR250
)
:8'VAR250;
assign VAR243[15:8] = VAR285 ? 8'VAR250
:(VAR22 ? (!VAR258 ? VAR263 : 8'VAR250)
: (VAR158 & ~VAR225) ? VAR257
: VAR155 ? VAR263
: 8'VAR250
);
assign VAR281 = VAR22
?VAR142
: (VAR158 & VAR116 & VAR153) ? VAR225
: VAR133 ? 1'b0
: 1'b1;
assign VAR34 = VAR285;
assign VAR262 = ~VAR285;
assign VAR145 = VAR204 ? 1'b0 :
VAR49 ? 1'b0 :
VAR43 ? (~(VAR192 | VAR254) | (VAR40 & VAR225)) :
(VAR247 & !VAR25) ? 1'b0 :
(VAR339 & ~VAR78) ? 1'b0 :
VAR177 ? VAR225
: ((VAR165 & VAR93)
|(!VAR165 & !VAR287 & !VAR116)
|(VAR40 & VAR225)
);
assign VAR27 = (~VAR40 | (~VAR25 & (VAR247)))
? (1'b1 ^ (VAR85 & VAR247 & ~VAR25)
^ (VAR339 & ~VAR78 & ~VAR114 & ~VAR165 & ~VAR116))
: ((~VAR78 & VAR339) ? VAR114
: 1'b0);
assign VAR70 = 1'b0;
endmodule
|
gpl-2.0
|
tugrulyatagan/RISC-processor
|
xilinx_processor/glbl.v
| 1,345 |
module MODULE1 ();
parameter VAR18 = 100000;
parameter VAR10 = 0;
wire VAR21;
wire VAR25;
wire VAR9;
wire VAR5;
tri1 VAR7;
tri (weak1, strong0) VAR1 = VAR7;
wire VAR27;
reg VAR20;
reg VAR22;
reg VAR28;
wire VAR23;
wire VAR6;
wire VAR26;
wire VAR4;
wire VAR13;
reg VAR24;
reg VAR30;
reg VAR2;
reg VAR14;
reg VAR12;
reg VAR3 = 0;
reg VAR11 = 0 ;
reg VAR29 = 0;
reg VAR19 = 0;
reg VAR17 = 1'VAR31;
reg VAR15 = 1'VAR31;
reg VAR16 = 1'VAR31;
reg VAR8 = 1'VAR31;
assign (weak1, weak0) VAR21 = VAR20;
assign (weak1, weak0) VAR25 = VAR22;
assign (weak1, weak0) VAR5 = VAR28;
|
gpl-2.0
|
horia141/bachelor-thesis
|
prj/components/RegBank/RegBankS8.v
| 11,895 |
module MODULE1(VAR20,reset,VAR5,VAR31,out);
input wire VAR20;
input wire reset;
input wire [11:0] VAR5;
input wire VAR31;
output wire [7:0] out;
reg [1:0] VAR8;
reg [2:0] VAR36;
reg [7:0] VAR33;
reg [7:0] VAR1;
reg [7:0] VAR16;
reg [7:0] VAR17;
reg [7:0] VAR24;
reg [7:0] VAR39;
reg [7:0] VAR14;
reg [7:0] VAR4;
wire [7:0] VAR26;
wire [3:0] VAR10;
wire [7:0] VAR7;
wire [2:0] VAR6;
reg [256*8-1:0] VAR18;
reg [256*8-1:0] VAR22;
assign out = VAR26;
assign VAR10 = VAR5[11:8];
assign VAR7 = VAR5[7:0];
assign VAR6 = VAR5[2:0];
assign VAR26 = VAR36 == 0 ? VAR33 :
VAR36 == 1 ? VAR1 :
VAR36 == 2 ? VAR16 :
VAR36 == 3 ? VAR17 :
VAR36 == 4 ? VAR24 :
VAR36 == 5 ? VAR39 :
VAR36 == 6 ? VAR14 :
VAR4;
always @ (posedge VAR20) begin
if (reset) begin
VAR8 <= VAR29;
VAR36 <= 0;
VAR33 <= 0;
VAR1 <= 0;
VAR16 <= 0;
VAR17 <= 0;
VAR24 <= 0;
VAR39 <= 0;
VAR14 <= 0;
VAR4 <= 0;
end
else begin
case (VAR8)
VAR8 <= VAR13;
VAR36 <= 0;
VAR33 <= 0;
VAR1 <= 0;
VAR16 <= 0;
VAR17 <= 0;
VAR24 <= 0;
VAR39 <= 0;
VAR14 <= 0;
VAR4 <= 0;
end
if (VAR31) begin
case (VAR10)
VAR8 <= VAR13;
VAR36 <= VAR36;
VAR33 <= VAR33;
VAR1 <= VAR1;
VAR16 <= VAR16;
VAR17 <= VAR17;
VAR24 <= VAR24;
VAR39 <= VAR39;
VAR14 <= VAR14;
VAR4 <= VAR4;
end
VAR8 <= VAR13;
VAR36 <= VAR6;
VAR33 <= VAR33;
VAR1 <= VAR1;
VAR16 <= VAR16;
VAR17 <= VAR17;
VAR24 <= VAR24;
VAR39 <= VAR39;
VAR14 <= VAR14;
VAR4 <= VAR4;
end
VAR8 <= VAR13;
VAR36 <= VAR36;
VAR33 <= VAR7;
VAR1 <= VAR1;
VAR16 <= VAR16;
VAR17 <= VAR17;
VAR24 <= VAR24;
VAR39 <= VAR39;
VAR14 <= VAR14;
VAR4 <= VAR4;
end
VAR8 <= VAR13;
VAR36 <= VAR36;
VAR33 <= VAR33;
VAR1 <= VAR7;
VAR16 <= VAR16;
VAR17 <= VAR17;
VAR24 <= VAR24;
VAR39 <= VAR39;
VAR14 <= VAR14;
VAR4 <= VAR4;
end
VAR8 <= VAR13;
VAR36 <= VAR36;
VAR33 <= VAR33;
VAR1 <= VAR1;
VAR16 <= VAR7;
VAR17 <= VAR17;
VAR24 <= VAR24;
VAR39 <= VAR39;
VAR14 <= VAR14;
VAR4 <= VAR4;
end
VAR8 <= VAR13;
VAR36 <= VAR36;
VAR33 <= VAR33;
VAR1 <= VAR1;
VAR16 <= VAR16;
VAR17 <= VAR7;
VAR24 <= VAR24;
VAR39 <= VAR39;
VAR14 <= VAR14;
VAR4 <= VAR4;
end
VAR8 <= VAR13;
VAR36 <= VAR36;
VAR33 <= VAR33;
VAR1 <= VAR1;
VAR16 <= VAR16;
VAR17 <= VAR17;
VAR24 <= VAR7;
VAR39 <= VAR39;
VAR14 <= VAR14;
VAR4 <= VAR4;
end
VAR8 <= VAR13;
VAR36 <= VAR36;
VAR33 <= VAR33;
VAR1 <= VAR1;
VAR16 <= VAR16;
VAR17 <= VAR17;
VAR24 <= VAR24;
VAR39 <= VAR7;
VAR14 <= VAR14;
VAR4 <= VAR4;
end
VAR8 <= VAR13;
VAR36 <= VAR36;
VAR33 <= VAR33;
VAR1 <= VAR1;
VAR16 <= VAR16;
VAR17 <= VAR17;
VAR24 <= VAR24;
VAR39 <= VAR39;
VAR14 <= VAR7;
VAR4 <= VAR4;
end
VAR8 <= VAR13;
VAR36 <= VAR36;
VAR33 <= VAR33;
VAR1 <= VAR1;
VAR16 <= VAR16;
VAR17 <= VAR17;
VAR24 <= VAR24;
VAR39 <= VAR39;
VAR14 <= VAR14;
VAR4 <= VAR7;
end
default: begin
VAR8 <= VAR2;
VAR36 <= 0;
VAR33 <= 0;
VAR1 <= 0;
VAR16 <= 0;
VAR17 <= 0;
VAR24 <= 0;
VAR39 <= 0;
VAR14 <= 0;
VAR4 <= 0;
end
endcase end else begin
VAR8 <= VAR13;
VAR36 <= VAR36;
VAR33 <= VAR33;
VAR1 <= VAR1;
VAR16 <= VAR16;
VAR17 <= VAR17;
VAR24 <= VAR24;
VAR39 <= VAR39;
VAR14 <= VAR14;
VAR4 <= VAR4;
end end
VAR8 <= VAR2;
VAR36 <= 0;
VAR33 <= 0;
VAR1 <= 0;
VAR16 <= 0;
VAR17 <= 0;
VAR24 <= 0;
VAR39 <= 0;
VAR14 <= 0;
VAR4 <= 0;
end
default: begin
VAR8 <= VAR2;
VAR36 <= 0;
VAR33 <= 0;
VAR1 <= 0;
VAR16 <= 0;
VAR17 <= 0;
VAR24 <= 0;
VAR39 <= 0;
VAR14 <= 0;
VAR4 <= 0;
end
endcase end end
always @ * begin
if (VAR31) begin
case (VAR10)
VAR25(VAR18,"VAR27 VAR37");
end
VAR25(VAR18,"VAR27 (VAR21 %1X)",VAR6);
end
VAR25(VAR18,"VAR27 (VAR32 %2X)",VAR7);
end
VAR25(VAR18,"VAR27 (VAR3 %2X)",VAR7);
end
VAR25(VAR18,"VAR27 (VAR23 %2X)",VAR7);
end
VAR25(VAR18,"VAR27 (VAR38 %2X)",VAR7);
end
VAR25(VAR18,"VAR27 (VAR9 %2X)",VAR7);
end
VAR25(VAR18,"VAR27 (VAR11 %2X)",VAR7);
end
VAR25(VAR18,"VAR27 (VAR12 %2X)",VAR7);
end
VAR25(VAR18,"VAR27 (VAR15 %2X)",VAR7);
end
default: begin
VAR25(VAR18,"VAR27 (? %2X)",VAR7);
end
endcase end else begin
VAR25(VAR18,"VAR19");
end end
always @ * begin
case (VAR8)
VAR25(VAR22,"VAR34");
end
VAR25(VAR22,"VAR30 %1X %2X %2X %2X %2X %2X %2X %2X %2X",VAR36,VAR33,VAR1,VAR16,VAR17,VAR24,VAR39,VAR14,VAR4);
end
VAR25(VAR22,"VAR28");
end
default: begin
VAR25(VAR22,"?");
end
endcase end VAR35 endmodule
|
mit
|
AnAtomInTheUniverse/578_project_col_panic
|
final_verilog/src/rtr_channel_input.v
| 13,525 |
module MODULE1
(clk, reset, VAR16, VAR41, VAR42, VAR54,
VAR46, VAR38, VAR5, VAR26,
VAR27);
parameter VAR56 = 4;
parameter VAR20 = VAR30;
parameter VAR40 = 4;
parameter VAR50 = 1;
parameter VAR49 = 14;
parameter VAR6 = 1;
parameter VAR47 = 64;
parameter VAR18 = VAR57;
localparam VAR34 = VAR3(VAR56);
localparam VAR28
= VAR3(VAR40-VAR50+1);
localparam VAR11 = VAR3(VAR40);
localparam VAR13
= (VAR20 == VAR10) ?
VAR49 :
(VAR20 == VAR1) ?
VAR49 :
(VAR20 == VAR30) ?
(VAR49 + VAR28) :
-1;
localparam VAR4 = VAR6 ? 1 : 0;
localparam VAR15
= (VAR20 == VAR10) ?
(1 + VAR34 + 1 + 1) :
(VAR20 == VAR1) ?
(1 + VAR34 + 1) :
(VAR20 == VAR30) ?
(1 + VAR34 + 1) :
-1;
localparam VAR21
= VAR4 + VAR15 + VAR47;
input clk;
input reset;
input VAR16;
input [0:VAR21-1] VAR41;
output VAR42;
wire VAR42;
output VAR54;
wire VAR54;
output [0:VAR56-1] VAR46;
wire [0:VAR56-1] VAR46;
output VAR38;
wire VAR38;
output [0:VAR56-1] VAR5;
wire [0:VAR56-1] VAR5;
output [0:VAR47-1] VAR26;
wire [0:VAR47-1] VAR26;
output [0:VAR56-1] VAR27;
wire [0:VAR56-1] VAR27;
wire VAR19;
generate
if(VAR6)
begin
wire VAR2, VAR48;
assign VAR2 = VAR41[0];
VAR39
.VAR18(VAR18))
VAR48
(.clk(clk),
.reset(reset),
.VAR16(VAR16),
.VAR33(VAR2),
.VAR51(VAR48));
assign VAR19 = VAR48;
end
else
assign VAR19 = VAR16;
endgenerate
wire [0:VAR15-1] VAR23;
assign VAR23 = VAR41[VAR4:
VAR4+VAR15-1];
wire [0:VAR47-1] VAR25;
assign VAR25
= VAR41[VAR4+VAR15:
VAR4+VAR15+VAR47-1];
wire [0:VAR47-1] VAR43, VAR29;
assign VAR43 = VAR25;
VAR39
.VAR18(VAR18))
VAR29
(.clk(clk),
.reset(1'b0),
.VAR16(VAR19),
.VAR33(VAR43),
.VAR51(VAR29));
assign VAR26 = VAR29;
wire [0:VAR13-1] VAR44;
assign VAR44 = VAR29[0:VAR13-1];
generate
case(VAR20)
begin
wire [0:VAR15-1] VAR37, VAR35;
assign VAR37 = VAR23;
wire VAR14, VAR53;
assign VAR14 = VAR37[0];
VAR39
.VAR18(VAR18))
VAR53
(.clk(clk),
.reset(reset),
.VAR16(VAR19),
.VAR33(VAR14),
.VAR51(VAR53));
assign VAR35[0] = VAR53;
assign VAR42 = VAR53;
if(VAR15 > 1)
begin
VAR39
.VAR18(VAR18))
VAR35
(.clk(clk),
.reset(1'b0),
.VAR16(VAR19),
.VAR33(VAR37[1:VAR15-1]),
.VAR51(VAR35[1:VAR15-1]));
end
if(VAR56 > 1)
begin
wire [0:VAR34-1] VAR12;
assign VAR12 = VAR35[1:1+VAR34-1];
VAR55
VAR36
(.VAR31(VAR12),
.VAR9(VAR27));
end
else
assign VAR27 = 1'b1;
case(VAR20)
begin
assign VAR54 = VAR35[1+VAR34+0];
assign VAR46 = {VAR56{VAR54}};
assign VAR38 = VAR35[1+VAR34+1];
assign VAR5 = {VAR56{VAR38}};
end
begin
assign VAR38 = VAR35[1+VAR34+0];
assign VAR5 = {VAR56{VAR38}};
genvar VAR32;
for(VAR32 = 0; VAR32 < VAR56; VAR32 = VAR32 + 1)
begin:VAR17
wire [0:VAR56-1] VAR22, VAR24;
assign VAR22
= (VAR42 & VAR27[VAR32]) ?
VAR38 :
VAR24;
VAR39
.VAR18(VAR18),
.VAR7(1'b1))
VAR24
(.clk(clk),
.reset(reset),
.VAR16(VAR19),
.VAR33(VAR22),
.VAR51(VAR24));
assign VAR46[VAR32] = VAR24;
end
VAR45
.VAR8(1))
VAR52
(.select(VAR27),
.VAR31(VAR46),
.VAR9(VAR54));
end
begin
assign VAR54 = VAR35[1+VAR34+0];
assign VAR46 = {VAR56{VAR54}};
if(VAR40 == 0)
begin
if(VAR40 == VAR50)
begin
assign VAR38 = VAR54;
assign VAR5 = VAR46;
end
else
begin
begin
end
begin
end
begin
begin
begin
begin
end
begin
begin
begin
|
gpl-2.0
|
piotr-wiszowaty/atari_xlxe_sd_cartridge
|
cpld/main.v
| 5,357 |
module MODULE1(
input VAR4,
output VAR26,
input VAR50,
input VAR10,
input VAR21,
input VAR2,
input VAR7,
output reg VAR22 = 1,
output reg VAR20 = 1,
input [12:0] VAR35,
inout [7:0] VAR40,
output VAR34,
output VAR19,
output [14:0] VAR16,
inout [7:0] VAR17,
input clk,
inout [7:0] VAR39,
output reg VAR33 = 0,
input VAR37,
input VAR6,
input VAR32,
input VAR30,
input VAR13,
output VAR45,
input VAR44,
input VAR25,
output VAR36,
output VAR43);
wire VAR18;
wire VAR9;
wire VAR11;
wire VAR14;
wire VAR3;
wire VAR29;
reg VAR1 = 0;
reg VAR8 = 0;
reg VAR41 = 0;
reg VAR38 = 0;
reg [1:0] VAR5 = 2'b01;
reg [1:0] VAR49 = 2'b00;
reg VAR27 = 1;
reg VAR15 = 1;
reg VAR48 = 1;
reg VAR24 = 1;
reg VAR12 = 1;
reg VAR28 = 1;
reg [7:0] VAR23;
reg [14:0] VAR31 = 0;
reg [7:0] VAR46 = 0;
reg [13:0] VAR42 = 0;
assign VAR26 = VAR4 ^ VAR44;
assign VAR3 = VAR49[1] & ~VAR49[0];
assign VAR29 = ~VAR49[1] & VAR49[0];
assign VAR9 = VAR27 ^ VAR15;
assign VAR11 = ~VAR24 & (VAR35[7:3] == 5'b11101); assign VAR14 = VAR11 & VAR35[2:0] == 3'b111;
assign VAR18 = VAR9 | VAR11;
assign VAR40 = (VAR18 & VAR2 & VAR4) ? VAR23 : 8'VAR47;
assign VAR16 = (VAR8 & VAR14) ? {1'b1, VAR42} :
(VAR1 | VAR8) ? {VAR24, VAR27, VAR35} :
VAR31;
assign VAR17 = VAR1 ? VAR40 :
VAR41 ? VAR39 :
8'VAR47;
assign VAR39 = VAR37 ? VAR46 : 8'VAR47;
always @(posedge VAR13) begin
if (VAR32)
VAR31[7:0] <= VAR39;
end
else if (VAR30)
VAR31[14:8] <= VAR39[6:0];
else
VAR31 <= VAR31 + 1;
end
always @(posedge VAR50) begin
VAR27 <= VAR10;
VAR15 <= VAR21;
VAR48 <= VAR2;
VAR24 <= VAR7;
end
always @(posedge clk) begin
VAR49 <= {VAR49[0], VAR50};
if (VAR1 | VAR8 | VAR41 | VAR38)
case (VAR5)
2'b01: VAR5 <= 2'b11;
2'b11: VAR5 <= 2'b10;
2'b10: VAR5 <= 2'b00;
2'b00: VAR5 <= 2'b01;
endcase
case ({VAR1, VAR8, VAR41, VAR38})
4'b0000:
if (VAR29 & ~VAR48 & (VAR11 | (VAR9 & VAR25)))
VAR1 <= 1;
end
else if (VAR29 & VAR48 & VAR18)
VAR8 <= 1;
else if (VAR3 & VAR6 & ~VAR33)
VAR41 <= 1;
else if (VAR3 & VAR37 & ~VAR33)
VAR38 <= 1;
4'b1000:
if (VAR5 == 2'b00)
VAR1 <= 0;
4'b0100:
if (VAR5 == 2'b00)
VAR8 <= 0;
4'b0010:
if (VAR5 == 2'b00)
VAR41 <= 0;
4'b0001:
if (VAR5 == 2'b00)
VAR38 <= 0;
endcase
if (VAR8 & VAR5 == 2'b10)
VAR23 <= VAR17;
if (VAR11 & VAR1 & VAR5[1] & VAR35[2:0] == 3'b111)
{VAR28, VAR12} <= VAR40[7:6];
if (VAR38 & VAR5 == 2'b10)
VAR46 <= VAR17;
if ((VAR41 | VAR38) & VAR5 == 2'b00)
VAR33 <= 1;
else if (~VAR6 & ~VAR37)
VAR33 <= 0;
if (VAR29 & ~VAR18)
{VAR20, VAR22} <= {VAR28, VAR12};
if (VAR8 & VAR14 & VAR5 == 2'b00)
VAR42 <= VAR42 + 1;
else if (VAR1 & VAR14 & VAR5 == 2'b00)
VAR42 <= {VAR40[4:0], 9'b0};
end
assign VAR34 = ~(VAR8 | VAR38);
assign VAR19 = ~((VAR1 | VAR41) & VAR5[1]);
assign VAR36 = VAR38;
assign VAR43 = VAR34;
assign VAR45 = 1;
endmodule
|
gpl-3.0
|
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.