repo_name
stringlengths 6
79
| path
stringlengths 4
249
| size
int64 1.02k
768k
| content
stringlengths 15
207k
| license
stringclasses 14
values |
|---|---|---|---|---|
MeshSr/onetswitch30
|
ons30-app21-ref_switch/vivado/onets_7030_4x_ref_switch/ip/ref_switch_core/src/udp/in_arb_regs.v
| 6,789 |
module MODULE1
parameter VAR38 = VAR25/8,
parameter VAR42 = 2
)
(
input VAR13,
input VAR30,
input VAR28,
input [VAR33-1:0] VAR35,
input [VAR36-1:0] VAR34,
input [VAR42-1:0] VAR1,
output reg VAR22,
output reg VAR19,
output reg VAR31,
output reg [VAR33-1:0] VAR44,
output reg [VAR36-1:0] VAR32,
output reg [VAR42-1:0] VAR4,
input state,
input VAR37,
input [VAR38-1:0] VAR18,
input [VAR25-1:0] VAR23,
input VAR39,
input VAR17,
input clk,
input reset
);
function integer VAR2;
input integer VAR20;
begin
VAR2=0;
while(2**VAR2<VAR20) begin
VAR2=VAR2+1;
end
end
endfunction
localparam VAR26 = 8;
localparam VAR43 = VAR2(VAR26);
wire [VAR43-1:0] addr;
wire [VAR14 - 1:0] VAR7;
wire [VAR33-VAR14 - 1:0] VAR16;
wire VAR41;
wire VAR24;
reg VAR27;
reg VAR9;
reg VAR8;
reg VAR21;
reg [VAR38-1:0] VAR3;
reg [VAR25-1:0] VAR40;
reg [VAR38-1:0] VAR15;
reg [VAR25-1:0] VAR5;
reg [VAR36-1:0] VAR6;
reg [VAR36-1:0] VAR10;
wire VAR12;
assign addr = VAR35[VAR43-1:0];
assign VAR7 = VAR35[VAR14-1:0];
assign VAR16 = VAR35[VAR33 - 1:VAR14];
assign VAR41 = VAR7[VAR14-1:VAR43] == 'h0 &&
addr < VAR26;
assign VAR24 = VAR16 == VAR29;
always @(posedge clk)
begin
if (reset || (VAR13 && VAR24 && addr == VAR11))
VAR6 <= 'h0;
end
else if (VAR17)
VAR6 <= VAR6 + 'h1;
if (reset) begin
VAR8 <= 0;
VAR21 <= 0;
VAR3 <= 'h0;
VAR40 <= 'h0;
VAR15 <= 'h0;
VAR5 <= 'h0;
end
else begin
VAR8 <= state;
VAR21 <= VAR39;
if (VAR12 && VAR37) begin
VAR3 <= VAR18;
VAR40 <= VAR23;
end
if (VAR9 && VAR37) begin
VAR15 <= VAR18;
VAR5 <= VAR23;
end
end end
assign VAR12 = !VAR27 && !(|VAR18);
always @(posedge clk)
begin
if (reset) begin
VAR27 <= 0;
VAR9 <= 0;
end
else begin
if (VAR12 && VAR37)
VAR27 <= 1'b1;
end
else if (VAR27 && |VAR18 && VAR37)
VAR27 <= 1'b0;
if(VAR12 && VAR37) begin
VAR9 <= 1;
end
else if(VAR9==1 && VAR37) begin
VAR9 <= 0;
end
end
end
always @*
begin
if (reset) begin
VAR10 = 'h0;
end
else begin
case (addr)
endcase end
end
always @(posedge clk) begin
VAR31 <= VAR28;
VAR44 <= VAR35;
VAR4 <= VAR1;
if( reset ) begin
VAR22 <= 1'b0;
VAR19 <= 1'b0;
VAR32 <= 'h0;
end
else begin
if(VAR13 && VAR24) begin
if(VAR41) begin
VAR32 <= VAR10;
end
else begin
VAR32 <= 32'hdeadbeef;
end
VAR19 <= 1'b1;
end
else begin
VAR19 <= VAR30;
VAR32 <= VAR34;
end
VAR22 <= VAR13;
end end
endmodule
|
lgpl-2.1
|
Fabeltranm/FPGA-Game-D1
|
HW/RTL/011J1G2/hdl/periferico_altavoz/peripheral_pwm.v
| 1,650 |
module MODULE1(clk , rst , din , VAR3 , addr, dout, VAR1, VAR11, VAR4,VAR6);
input clk;
input rst;
input [15:0]din;
input VAR3;
input [3:0]addr; output [15:0]dout;
output VAR11;
output VAR1;
output VAR4;
output VAR6;
wire VAR5;
wire VAR2;
wire VAR14;
wire enable;
reg [2:0] VAR13;
VAR12 VAR7(.reset(rst), .clk(clk), .VAR10(VAR10),.VAR2(VAR2) .VAR1(VAR1),.VAR8(VAR8),.VAR11(VAR11),.VAR2(VAR2));
always @(*) VAR9 (addr)
4'h0:begin VAR13 = (VAR3 && wr) ? 3'b001 : 3'b000 ;end 4'h2:begin VAR13 = (VAR3 && rd) ? 3'b010 : 3'b000 ;end 4'h4:begin VAR13 = (VAR3 && rd) ? 3'b100 : 3'b000 ;end 4'h8:begin VAR13 = (VAR3 && wr) ? 3'b111 : 3'b000 ;end default:begin VAR13=3'b000 ; end
endcase
end
always @(negedge clk) begin
din= (VAR13[0]) ? enable : din; din= (VAR13[3]) ? VAR14 : din; end
always @(negedge clk) VAR9 (VAR13)
3'b010: dout[0]= VAR5;
3'b100: dout[7:0]= VAR2;
default: dout=0;
endcase
end
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/xor2/sky130_fd_sc_ms__xor2_1.v
| 2,117 |
module MODULE1 (
VAR1 ,
VAR3 ,
VAR9 ,
VAR6,
VAR7,
VAR5 ,
VAR2
);
output VAR1 ;
input VAR3 ;
input VAR9 ;
input VAR6;
input VAR7;
input VAR5 ;
input VAR2 ;
VAR8 VAR4 (
.VAR1(VAR1),
.VAR3(VAR3),
.VAR9(VAR9),
.VAR6(VAR6),
.VAR7(VAR7),
.VAR5(VAR5),
.VAR2(VAR2)
);
endmodule
module MODULE1 (
VAR1,
VAR3,
VAR9
);
output VAR1;
input VAR3;
input VAR9;
supply1 VAR6;
supply0 VAR7;
supply1 VAR5 ;
supply0 VAR2 ;
VAR8 VAR4 (
.VAR1(VAR1),
.VAR3(VAR3),
.VAR9(VAR9)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/nand4/sky130_fd_sc_lp__nand4.blackbox.v
| 1,281 |
module MODULE1 (
VAR1,
VAR9,
VAR4,
VAR7,
VAR5
);
output VAR1;
input VAR9;
input VAR4;
input VAR7;
input VAR5;
supply1 VAR6;
supply0 VAR2;
supply1 VAR8 ;
supply0 VAR3 ;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/o21bai/sky130_fd_sc_lp__o21bai.blackbox.v
| 1,389 |
module MODULE1 (
VAR3 ,
VAR8 ,
VAR1 ,
VAR6
);
output VAR3 ;
input VAR8 ;
input VAR1 ;
input VAR6;
supply1 VAR5;
supply0 VAR4;
supply1 VAR2 ;
supply0 VAR7 ;
endmodule
|
apache-2.0
|
HighlandersFRC/fpga
|
oled_project/oled_project.srcs/sources_1/bd/zynq_1/ip/zynq_1_processing_system7_1_0/hdl/processing_system7_bfm_v2_0_gen_clock.v
| 1,176 |
module MODULE1(
VAR14,
VAR18,
VAR6,
VAR4,
VAR5,
VAR17
);
input VAR14;
output VAR18;
output VAR6;
output VAR4;
output VAR5;
output VAR17;
parameter VAR9 = 50;
parameter VAR12 = 50;
parameter VAR13 = 50;
parameter VAR11 = 50;
reg VAR10 = 1'b0;
reg VAR2 = 1'b0;
reg VAR7 = 1'b0;
reg VAR15 = 1'b0;
reg VAR18 = 1'b0;
assign VAR17 = VAR10;
assign VAR5 = VAR2;
assign VAR4 = VAR7;
assign VAR6 = VAR15;
real VAR3 = (1000.00/VAR9)/2;
real VAR8 = (1000.00/VAR12)/2;
real VAR16 = (1000.00/VAR13)/2;
real VAR1 = (1000.00/VAR11)/2;
always #(VAR3) VAR15 = !VAR15;
always #(VAR8) VAR7 = !VAR7;
always #(VAR16) VAR2 = !VAR2;
always #(VAR1) VAR10 = !VAR10;
always #(0.5) VAR18 = !VAR18;
endmodule
|
mit
|
dingzh/piplined-MIPS-CPU
|
src/LAB3/Alu.v
| 1,373 |
module MODULE1(
input [31:0] VAR2,
input [31:0] VAR3,
input [3:0] VAR5,
output reg VAR1,
output reg [31:0] VAR4
);
always @(VAR2 or VAR3 or VAR5)
begin
case(VAR5)
'b0000: begin VAR4 = VAR2 & VAR3;
VAR1 = 0;
end
'b0001: begin VAR4 = VAR2 | VAR3;
VAR1 = 0;
end
'b0010: begin VAR4 = VAR2 + VAR3;
VAR1 = 0;
end
'b0110: begin VAR4 = VAR2 - VAR3;
if(VAR4 == 0) VAR1 = 1;
end
else VAR1 = 0;
end
'b0111: begin VAR1 = 0;
if(VAR2<VAR3) VAR4 = 1;
end
else VAR4 = 0;
end
'b1100: begin VAR4 = ~(VAR2 | VAR3);
VAR1 = 0;
end
endcase
end
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/o221a/sky130_fd_sc_lp__o221a_0.v
| 2,444 |
module MODULE1 (
VAR9 ,
VAR4 ,
VAR11 ,
VAR6 ,
VAR10 ,
VAR1 ,
VAR12,
VAR3,
VAR7 ,
VAR8
);
output VAR9 ;
input VAR4 ;
input VAR11 ;
input VAR6 ;
input VAR10 ;
input VAR1 ;
input VAR12;
input VAR3;
input VAR7 ;
input VAR8 ;
VAR2 VAR5 (
.VAR9(VAR9),
.VAR4(VAR4),
.VAR11(VAR11),
.VAR6(VAR6),
.VAR10(VAR10),
.VAR1(VAR1),
.VAR12(VAR12),
.VAR3(VAR3),
.VAR7(VAR7),
.VAR8(VAR8)
);
endmodule
module MODULE1 (
VAR9 ,
VAR4,
VAR11,
VAR6,
VAR10,
VAR1
);
output VAR9 ;
input VAR4;
input VAR11;
input VAR6;
input VAR10;
input VAR1;
supply1 VAR12;
supply0 VAR3;
supply1 VAR7 ;
supply0 VAR8 ;
VAR2 VAR5 (
.VAR9(VAR9),
.VAR4(VAR4),
.VAR11(VAR11),
.VAR6(VAR6),
.VAR10(VAR10),
.VAR1(VAR1)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/buf/sky130_fd_sc_hdll__buf.pp.symbol.v
| 1,244 |
module MODULE1 (
input VAR4 ,
output VAR5 ,
input VAR2 ,
input VAR1,
input VAR6,
input VAR3
);
endmodule
|
apache-2.0
|
richard42/CoCo3FPGA
|
disk02.v
| 7,446 |
module MODULE1 (
address,
VAR45,
VAR1,
VAR48,
VAR7);
input [10:0] address;
input VAR45;
input [7:0] VAR1;
input VAR48;
output [7:0] VAR7;
tri1 VAR45;
wire [7:0] VAR31;
wire [7:0] VAR7 = VAR31[7:0];
VAR43 VAR51 (
.VAR40 (VAR48),
.VAR33 (VAR45),
.VAR3 (address),
.VAR5 (VAR1),
.VAR9 (VAR31),
.VAR11 (1'b0),
.VAR15 (1'b0),
.VAR39 (1'b1),
.VAR24 (1'b0),
.VAR23 (1'b0),
.VAR38 (1'b1),
.VAR18 (1'b1),
.VAR47 (1'b1),
.VAR19 (1'b1),
.VAR52 (1'b1),
.VAR49 (1'b1),
.VAR4 (1'b1),
.VAR53 (1'b1),
.VAR41 (),
.VAR12 (),
.VAR42 (1'b1),
.VAR13 (1'b1),
.VAR57 (1'b0));
VAR51.VAR30 = "VAR50",
VAR51.VAR34 = "VAR50",
VAR51.VAR55 = "MODULE1.VAR54",
VAR51.VAR44 = "VAR22 VAR8",
VAR51.VAR32 = "VAR17=VAR27",
VAR51.VAR6 = "VAR43",
VAR51.VAR10 = 2048,
VAR51.VAR36 = 2048,
VAR51.VAR37 = "VAR29",
VAR51.VAR2 = "VAR28",
VAR51.VAR46 = "VAR25",
VAR51.VAR20 = "VAR26",
VAR51.VAR56 = "VAR16",
VAR51.VAR21 = 11,
VAR51.VAR14 = 8,
VAR51.VAR35 = 1;
endmodule
|
bsd-3-clause
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/a31o/sky130_fd_sc_hs__a31o.pp.blackbox.v
| 1,330 |
module MODULE1 (
VAR6 ,
VAR4 ,
VAR1 ,
VAR5 ,
VAR7 ,
VAR3,
VAR2
);
output VAR6 ;
input VAR4 ;
input VAR1 ;
input VAR5 ;
input VAR7 ;
input VAR3;
input VAR2;
endmodule
|
apache-2.0
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0
|
cells/buf/gf180mcu_fd_sc_mcu9t5v0__buf_4.behavioral.v
| 1,093 |
module MODULE1( VAR2, VAR4 );
input VAR2;
output VAR4;
VAR1 VAR5(.VAR2(VAR2),.VAR4(VAR4));
VAR1 VAR3(.VAR2(VAR2),.VAR4(VAR4));
|
apache-2.0
|
huhydro/chriskyElbertV2FPGA
|
dht11_driver.v
| 3,394 |
module MODULE1(
input VAR11,
input VAR2,
input VAR15,
inout VAR8,
output reg [7:0] VAR3,
output reg[7:0] VAR1,
output reg [3:0]VAR13
);
integer VAR14;
integer VAR5;
integer VAR7;
reg VAR9;
wire VAR4;
reg VAR10;
reg [39:0] VAR12;
assign VAR8 = VAR9 ? 1'VAR6:VAR10;
assign VAR4 = VAR8;
reg[3:0] state;
always@(posedge VAR11, negedge VAR2)
begin
if (~VAR2)
begin
state<=4'b0;
VAR13 <=4'b0;
VAR12<=40'b0;
VAR3 <= 8'b0;
VAR1 <=8'b0;
VAR7<=0;
VAR14 <=0;
VAR5<=0;
end
else
begin
VAR13<=state;
VAR14<=VAR14+1;
case( state)
4'b0:
begin
VAR14<=0;
VAR5<=0;
VAR7<=0;
VAR9 <= 1'b0;
VAR10<=1'b1;
if(VAR15==1'b0)
state <=4'd1;
end
4'b1:
begin
if(VAR15==1'b1)
begin
state<=4'd2;
VAR14<=0;
end
end
4'd2:
begin
VAR9<=1'd0;
VAR10<=1'd0;
if(VAR14==30000)
begin
state <=4'd3;
VAR14<=0;
end
end
4'd3:
begin
VAR10<=1'd1;
if (VAR14 == 20)
begin
VAR9<=1'b1;
VAR10<=1'VAR6;
state <=4'd4;
end
end
4'd4:
begin
if(VAR4 == 1'b0)
state <=4'd5;
end
4'd5:
begin
if(VAR4 == 1'b1)
state <=4'd6;
end
4'd6:
begin
if(VAR4 == 1'b0)
state <=4'd7;
end
4'd7:
begin
if(VAR4 == 1'b1)
begin
state<=4'd8;
VAR14<=0;
end
end
4'd8:
begin
VAR7<=VAR7+1;
VAR3[0]<=VAR12[23];
VAR3[1]<=VAR12[22];
VAR3[2]<=VAR12[21];
VAR3[3]<=VAR12[20];
VAR3[4]<=VAR12[19];
VAR3[5]<=VAR12[18];
VAR3[6]<=VAR12[17];
VAR3[7]<=VAR12[16];
VAR1[0]<=VAR12[7];
VAR1[1]<=VAR12[6];
VAR1[2]<=VAR12[5];
VAR1[3]<=VAR12[4];
VAR1[4]<=VAR12[3];
VAR1[5]<=VAR12[2];
VAR1[6]<=VAR12[1];
VAR1[7]<=VAR12[0];
if (VAR7>10000) begin
state<=4'd0;
end
else
begin
if(VAR4 == 1'b0)
begin
VAR5 <=VAR5+1;
if(VAR14>40)
begin
VAR12[VAR5] <= 1'b1;
end
else
begin
VAR12[VAR5] <= 1'b0;
end
if(VAR5 == 39)
begin
state<=4'd9;
end
else
begin
state<=4'd7;
end
VAR14 <=0;
end
end
end
4'd9:
begin
if(VAR15==1'b1)
state <=4'd10;
end
4'd10:
begin
if(VAR15==1'b0)
state <=4'd0;
end
endcase
end
end
endmodule
|
gpl-2.0
|
ShepardSiegel/ocpi
|
coregen/dram_v6_mig37/mig_37/example_design/rtl/ecc/ecc_buf.v
| 6,155 |
module MODULE1
parameter VAR8 = 100,
parameter VAR26 = 64,
parameter VAR44 = 4,
parameter VAR28 = 1,
parameter VAR36 = 64
)
(
VAR35,
clk, rst, VAR39, VAR34, VAR45,
VAR17, VAR18, VAR2
);
input clk;
input rst;
input [VAR44-1:0] VAR39;
input [VAR28-1:0] VAR34;
wire [4:0] VAR5;
input [VAR44-1:0] VAR45;
input [VAR28-1:0] VAR17;
reg [4:0] VAR4;
generate
if (VAR44 >= 4) begin : VAR38
always @(posedge clk)
assign VAR5 = {VAR39[3:0], VAR34};
end
else begin : VAR40
always @(posedge clk)
VAR45[VAR44-1:0],
VAR17};
assign VAR5 = {{4-VAR44{1'b0}},
VAR39[VAR44-1:0],
VAR34};
end
endgenerate
input [4*VAR26-1:0] VAR18;
reg [4*VAR36-1:0] VAR14;
integer VAR30;
always @(VAR18)
for (VAR30=0; VAR30<4; VAR30=VAR30+1)
VAR14[VAR30*VAR36+:VAR36] =
VAR18[VAR30*VAR26+:VAR36];
input VAR2;
localparam VAR20 = 4*VAR36;
localparam VAR7 = (VAR20/6);
localparam VAR24 = VAR20 % 6;
localparam VAR12 = VAR7 + ((VAR24 == 0 ) ? 0 : 1);
localparam VAR47 = (VAR12*6);
wire [VAR47-1:0] VAR13;
generate
begin : VAR37
wire [VAR47-1:0] VAR46;
if (VAR24 == 0)
assign VAR46 = VAR14;
end
else
assign VAR46 = {{6-VAR24{1'b0}}, VAR14};
genvar VAR19;
for (VAR19=0; VAR19<VAR12; VAR19=VAR19+1) begin : VAR41
VAR31
.VAR11(64'h0000000000000000),
.VAR3(64'h0000000000000000),
.VAR29(64'h0000000000000000)
) VAR33 (
.VAR9(VAR13[((VAR19*6)+4)+:2]),
.VAR15(VAR13[((VAR19*6)+2)+:2]),
.VAR10(VAR13[((VAR19*6)+0)+:2]),
.VAR22(),
.VAR1(VAR46[((VAR19*6)+4)+:2]),
.VAR23(VAR46[((VAR19*6)+2)+:2]),
.VAR21(VAR46[((VAR19*6)+0)+:2]),
.VAR43(2'b0),
.VAR32(VAR4),
.VAR6(VAR4),
.VAR42(VAR4),
.VAR27(VAR5),
.VAR16(VAR2),
.VAR25(clk)
);
end end
endgenerate
output wire [4*VAR36-1:0] VAR35;
assign VAR35 = VAR13[4*VAR36-1:0];
endmodule
|
lgpl-3.0
|
lneuhaus/pyrpl
|
pyrpl/fpga/rtl/red_pitaya_adv_trigger.v
| 3,727 |
module MODULE1 #(
parameter VAR7 = 64
)
(
input VAR4,
input VAR5,
input VAR3,
output VAR1,
input VAR9,
input VAR2,
input [VAR7-1:0] VAR6 );
reg [VAR7-1:0] counter;
reg VAR8;
reg VAR10;
always @(posedge VAR4) begin
if (VAR5 == 1'b1) begin
VAR8 <= 1'b0;
VAR10 <= 1'b1;
counter <= VAR6;
end
else if (VAR10&(!VAR8)) begin
VAR8 <= VAR3;
counter <= VAR6;
end
else if (VAR8) begin
if ( counter != {VAR7{1'b0}} ) counter <= counter - {{VAR7-1{1'b0}},1'b1};
end
else begin if (VAR9) begin VAR8 <= VAR3; VAR10 <= 1'b1; counter <= VAR6; end
else begin VAR8 <= 1'b0; VAR10 <= 1'b0; end
end
end
end
assign VAR1 = VAR5 ? VAR3 : (VAR2 ^ VAR8);
endmodule
|
mit
|
johan92/altera_opencl_sandbox
|
vector_add/bin_vector_add/system/synthesis/submodules/system_acl_iface_acl_kernel_interface_mm_interconnect_0_avalon_st_adapter.v
| 6,245 |
module MODULE1 #(
parameter VAR12 = 66,
parameter VAR22 = 0,
parameter VAR24 = 66,
parameter VAR10 = 0,
parameter VAR5 = 0,
parameter VAR4 = 0,
parameter VAR14 = 1,
parameter VAR16 = 1,
parameter VAR8 = 0,
parameter VAR2 = 66,
parameter VAR23 = 0,
parameter VAR20 = 1,
parameter VAR21 = 0,
parameter VAR7 = 1,
parameter VAR11 = 1,
parameter VAR15 = 0
) (
input wire VAR9, input wire VAR3, input wire [65:0] VAR19, input wire VAR6, output wire VAR25, output wire [65:0] VAR17, output wire VAR18, input wire VAR13, output wire [0:0] VAR1 );
generate
if (VAR12 != 66)
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
|
mit
|
tmolteno/TART
|
hardware/FPGA/ddr_controller/spartan3/rtl/dqs_delay.v
| 3,195 |
module MODULE1( VAR1,
VAR20,
VAR5);
input VAR1;
input [4:0] VAR20;
output VAR5;
wire VAR7;
wire VAR10;
wire VAR21;
wire VAR8;
wire VAR22;
parameter VAR16 = 1'b1;
VAR13 VAR14 (.VAR11(VAR16), .VAR2(VAR20[4]), .VAR18(VAR22), .VAR6(VAR1), .VAR15(VAR5));
VAR13 VAR12 (.VAR11(VAR1), .VAR2(VAR20[2]), .VAR18(VAR16), .VAR6(VAR21), .VAR15(VAR8));
VAR13 VAR3 (.VAR11(VAR1), .VAR2(VAR20[0]), .VAR18(VAR7), .VAR6(VAR16), .VAR15(VAR10));
VAR13 VAR9 (.VAR11(VAR16), .VAR2(VAR16), .VAR18(VAR16), .VAR6(VAR1), .VAR15(VAR7));
VAR13 VAR17 (.VAR11(VAR16), .VAR2(VAR20[3]), .VAR18(VAR8), .VAR6(VAR1), .VAR15(VAR22));
VAR13 VAR4 (.VAR11(VAR1), .VAR2(VAR20[1]), .VAR18(VAR10), .VAR6(VAR16), .VAR15(VAR21));
endmodule
|
lgpl-3.0
|
jhol/butterflylogic
|
rtl/receiver.v
| 4,950 |
module MODULE1 #(
parameter [31:0] VAR22 = 100000000,
parameter [31:0] VAR25 = 115200,
parameter VAR6 = VAR22 / VAR25 )(
input wire VAR16,
input wire VAR13,
input wire reset,
input wire VAR12,
output wire [7:0] VAR20,
output wire [31:0] VAR2,
output reg VAR9
);
localparam [2:0]
VAR15 = 3'h0,
VAR17 = 3'h1,
VAR8 = 3'h2,
VAR27 = 3'h3,
VAR11 = 3'h4,
VAR4 = 3'h5,
VAR7 = 3'h6;
reg [9:0] counter, VAR18; reg [3:0] VAR14, VAR19; reg [2:0] VAR3, VAR24; reg [2:0] state, VAR5; reg [7:0] VAR10, VAR21; reg [31:0] VAR23, VAR26; reg VAR1;
assign VAR20 = VAR10;
assign VAR2 = VAR23;
always @(posedge VAR16, posedge reset)
if (reset) state <= VAR15;
else state <= VAR5;
always @(posedge VAR16)
begin
counter <= VAR18;
VAR14 <= VAR19;
VAR3 <= VAR24;
VAR23 <= VAR26;
VAR10 <= VAR21;
VAR9 <= VAR1;
end
always
begin
VAR5 = state;
VAR18 = counter;
VAR19 = VAR14;
VAR24 = VAR3;
VAR21 = VAR10;
VAR26 = VAR23;
VAR1 = 1'b0;
case(state)
VAR15 :
begin
VAR18 = 0;
VAR19 = 0;
VAR24 = 0;
VAR21 = 0;
VAR26 = 0;
VAR5 = VAR17;
end
VAR17 : begin
if (VAR12) VAR5 = VAR8;
end
VAR8 : begin
if (!VAR12) VAR5 = VAR27;
end
VAR27 : begin
if (counter == (VAR6 / 2))
begin
VAR18 = 0;
VAR5 = VAR11;
end
else if (VAR13)
VAR18 = counter + 1;
end
VAR11 : begin
if (counter == VAR6)
begin
VAR18 = 0;
VAR19 = VAR14 + 1;
if (VAR14 == 4'h8)
begin
VAR24 = VAR3 + 1;
VAR5 = VAR4;
end
else if (VAR3 == 0)
begin
VAR21 = {VAR12,VAR10[7:1]};
VAR26 = VAR23;
end
else
begin
VAR21 = VAR10;
VAR26 = {VAR12,VAR23[31:1]};
end
end
else if (VAR13)
VAR18 = counter + 1;
end
VAR4 : begin
VAR18 = 0;
VAR19 = 0;
if (VAR3 == 3'h5) VAR5 = VAR7;
end
else if (!VAR10[7]) VAR5 = VAR7;
end
else VAR5 = VAR17; end
VAR7 : begin
VAR18 = counter + 1;
if (counter == 4'd10)
VAR5 = VAR15;
end
else VAR5 = state;
end
endcase
VAR1 = (VAR5 == VAR7);
end
endmodule
|
gpl-2.0
|
SymbiFlow/yosys-f4pga-plugins
|
ql-qlf-plugin/qlf_k6n10f/TDP18Kx18_FIFO.v
| 10,690 |
module MODULE1 (
VAR2,
VAR14,
VAR85,
VAR82,
VAR35,
VAR5,
VAR32,
VAR26,
VAR3,
VAR27,
VAR70,
VAR60,
VAR22,
VAR36,
VAR10,
VAR44,
VAR46,
VAR73,
VAR66,
VAR15,
VAR58,
VAR18,
VAR80,
VAR8,
VAR23,
VAR53,
VAR21,
VAR74,
VAR68,
VAR61,
VAR49,
VAR30,
VAR39,
VAR17,
VAR20,
VAR16,
VAR63
);
parameter VAR54 = 1'b0;
parameter VAR75 = 1'b0;
parameter VAR19 = 1'b0;
parameter VAR4 = 1'b0;
parameter VAR24 = 11'b0;
parameter VAR50 = 11'b0;
input wire [2:0] VAR2;
input wire [2:0] VAR14;
input wire [2:0] VAR85;
input wire [2:0] VAR82;
input wire VAR35;
input wire VAR5;
input wire VAR32;
input wire VAR26;
input wire VAR3;
input wire VAR27;
input wire [1:0] VAR70;
input wire [1:0] VAR60;
input wire [13:0] VAR22;
input wire [13:0] VAR36;
input wire [17:0] VAR10;
input wire [17:0] VAR44;
output reg [17:0] VAR46;
output reg [17:0] VAR73;
output wire VAR66;
output wire VAR15;
output wire VAR58;
output wire VAR18;
output wire VAR80;
output wire VAR8;
output wire VAR23;
output wire VAR53;
input wire VAR21;
input wire [15:0] VAR74;
input wire VAR68;
input VAR61;
input VAR49;
input VAR30;
input VAR39;
input VAR17;
input [31:0] VAR20;
input [17:0] VAR16;
output reg [17:0] VAR63;
reg [17:0] VAR6;
reg [17:0] VAR52;
wire [8:0] VAR55;
wire [8:0] VAR81;
reg [4:0] VAR41;
reg [4:0] VAR37;
wire [17:0] VAR51;
wire [17:0] VAR72;
reg [17:0] VAR65;
reg [17:0] VAR34;
wire VAR45;
wire [10:0] VAR48;
wire [10:0] VAR43;
wire [13:0] VAR64;
wire [13:0] VAR69;
wire [3:0] VAR1;
wire [3:0] VAR13;
wire VAR56;
wire VAR62;
wire VAR59;
wire VAR12;
wire VAR11;
wire VAR29;
wire [3:0] VAR78;
reg [1:0] VAR33;
reg [1:0] VAR57;
wire VAR67;
wire VAR79;
wire VAR7;
wire VAR28;
wire VAR40;
wire VAR84;
wire VAR42;
wire VAR47;
localparam VAR76 = 3'b101;
always @ begin : VAR25
if (VAR56 & VAR7)
VAR63 = VAR51;
end
else
VAR63 = VAR16;
end
localparam VAR38 = 3'b001;
localparam VAR77 = 3'b110;
localparam VAR31 = 3'b010;
localparam VAR9 = 3'b100;
always @ begin : VAR83
case (VAR2)
default: VAR46 = 18'h00000;
VAR77: VAR46 = VAR51;
VAR76: begin
VAR46[17:9] = 9'h000;
VAR46[8:0] = (VAR64[3] ? {VAR51[17], VAR51[15:8]} : {VAR51[16], VAR51[7:0]});
end
VAR9: begin
VAR46[17:4] = 14'h0000;
case (VAR64[3:2])
3: VAR46[3:0] = VAR51[15:12];
2: VAR46[3:0] = VAR51[11:8];
1: VAR46[3:0] = VAR51[7:4];
0: VAR46[3:0] = VAR51[3:0];
endcase
end
VAR31: begin
VAR46[17:2] = 16'h0000;
case (VAR64[3:1])
7: VAR46[1:0] = VAR51[15:14];
6: VAR46[1:0] = VAR51[13:12];
5: VAR46[1:0] = VAR51[11:10];
4: VAR46[1:0] = VAR51[9:8];
3: VAR46[1:0] = VAR51[7:6];
2: VAR46[1:0] = VAR51[5:4];
1: VAR46[1:0] = VAR51[3:2];
0: VAR46[1:0] = VAR51[1:0];
endcase
end
VAR38: begin
VAR46[17:1] = 17'h00000;
VAR46[0] = VAR51[VAR64[3:0]];
end
endcase
end
always @(*)
case (VAR14)
default: VAR73 = 18'h15566;
VAR77: VAR73 = VAR72;
VAR76: begin
VAR73[17:9] = 1'VAR71;
VAR73[8:0] = (VAR69[3] ? {VAR72[17], VAR72[15:8]} : {VAR72[16], VAR72[7:0]});
end
VAR9:
case (VAR69[3:2])
3: VAR73[3:0] = VAR72[15:12];
2: VAR73[3:0] = VAR72[11:8];
1: VAR73[3:0] = VAR72[7:4];
0: VAR73[3:0] = VAR72[3:0];
endcase
VAR31:
case (VAR69[3:1])
7: VAR73[1:0] = VAR72[15:14];
6: VAR73[1:0] = VAR72[13:12];
5: VAR73[1:0] = VAR72[11:10];
4: VAR73[1:0] = VAR72[9:8];
3: VAR73[1:0] = VAR72[7:6];
2: VAR73[1:0] = VAR72[5:4];
1: VAR73[1:0] = VAR72[3:2];
0: VAR73[1:0] = VAR72[1:0];
endcase
VAR38: VAR73[0] = VAR72[VAR69[3:0]];
endcase
endmodule
|
apache-2.0
|
combinatorylogic/soc
|
backends/small1/hw/rtl/3rdparty/fifo.v
| 2,439 |
module MODULE1(input clk,
input reset,
input [31:0] VAR8,
input VAR16,
output reg [31:0] VAR2,
input VAR12,
output reg VAR17,
output reg VAR10
);
parameter VAR11 = 0;
reg [VAR14 :0] VAR15;
reg [VAR14 -1:0] VAR13, VAR7; reg [31:0] VAR4[VAR1 -1 : 0];
always @(VAR15)
begin
VAR10 = (VAR15==0);
VAR17 = (VAR15== VAR1);
end
always @(posedge clk)
begin
if( !reset )
VAR15 <= 0;
end
else if( (!VAR17 && VAR16) &&
( !VAR10 && VAR12 ) )
VAR15 <= VAR15;
else if( !VAR17 && VAR16 )
VAR15 <= VAR15 + 1;
else if( !VAR10 && VAR12 )
VAR15 <= VAR15 - 1;
else
VAR15 <= VAR15;
end
always @( posedge clk)
begin
if( !reset )
VAR2 <= 0;
end
else
begin
if( VAR12 && !VAR10 ) begin
if (VAR11)
VAR9("VAR3 VAR6 [%VAR5]", VAR4[VAR13]);
VAR2 <= VAR4[VAR13];
end
else
VAR2 <= VAR2;
end
end
always @(posedge clk)
begin
if( VAR16 && !VAR17 ) begin
if(VAR11)
VAR4[ VAR7 ] <= VAR8;
end
else
VAR4[ VAR7 ] <= VAR4[ VAR7 ];
end
always@(posedge clk)
begin
if( !reset )
begin
VAR7 <= 0;
VAR13 <= 0;
end
else
begin
if( !VAR17 && VAR16 ) VAR7 <= VAR7 + 1;
end
else VAR7 <= VAR7;
if( !VAR10 && VAR12 ) VAR13 <= VAR13 + 1;
end
else VAR13 <= VAR13;
end
end
endmodule
|
mit
|
lkesteloot/alice
|
alice4/fpga/Alice4-DE0-Nano-SoC/soc_system/synthesis/submodules/altera_mem_if_hhp_qseq_synth_top.v
| 1,152 |
module MODULE1
VAR1 = 32,
VAR5 = 32,
VAR8 = 32,
VAR10 = 16, VAR4 = 32,
VAR2 = 8,
VAR6 = 1,
VAR3 = 8,
VAR7 = 1,
VAR9 = 1
) (
);
endmodule
|
apache-2.0
|
csturton/wirepatch
|
system/hardware/cores/fabric/ovl_ported/redundant/ovl_cycle_sequence.v
| 1,648 |
module MODULE1 (VAR17, reset, enable, VAR12, VAR11);
parameter VAR1 = VAR23;
parameter VAR22 = 2;
parameter VAR14 = VAR7;
parameter VAR13 = VAR21;
parameter VAR9 = VAR19;
parameter VAR2 = VAR15;
parameter VAR8 = VAR6;
parameter VAR3 = VAR4;
parameter VAR18 = VAR20;
input VAR17, reset, enable;
input [VAR22-1:0] VAR12;
output [VAR16-1:0] VAR11;
parameter VAR10 = "VAR5";
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/ha/sky130_fd_sc_hd__ha.functional.v
| 1,415 |
module MODULE1 (
VAR1,
VAR2 ,
VAR5 ,
VAR4
);
output VAR1;
output VAR2 ;
input VAR5 ;
input VAR4 ;
wire VAR10;
wire VAR6 ;
and VAR3 (VAR10, VAR5, VAR4 );
buf VAR7 (VAR1 , VAR10 );
xor VAR8 (VAR6 , VAR4, VAR5 );
buf VAR9 (VAR2 , VAR6 );
endmodule
|
apache-2.0
|
VCTLabs/DE1_SOC_Linux_FB
|
soc_system/submodules/altera_avalon_st_idle_inserter.v
| 2,766 |
module MODULE1 (
input clk,
input VAR8,
output reg VAR3,
input VAR10,
input [7: 0] VAR2,
input VAR5,
output reg VAR4,
output reg [7: 0] VAR9
);
reg VAR6;
wire VAR7, VAR1;
assign VAR1 = (VAR2 == 8'h4a);
assign VAR7 = (VAR2 == 8'h4d);
always @(posedge clk or negedge VAR8) begin
if (!VAR8) begin
VAR6 <= 0;
end else begin
if (VAR10 & VAR5) begin
if ((VAR1 | VAR7) & ~VAR6 & VAR5) begin
VAR6 <= 1;
end else begin
VAR6 <= 0;
end
end
end
end
always @* begin
VAR4 = 1'b1;
VAR3 = VAR5 & (~VAR10 | ((~VAR1 & ~VAR7) | VAR6));
VAR9 = (~VAR10) ? 8'h4a : (VAR6) ? VAR2 ^ 8'h20 : (VAR1 | VAR7) ? 8'h4d : VAR2; end
endmodule
|
epl-1.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/fah/sky130_fd_sc_lp__fah.functional.v
| 1,648 |
module MODULE1 (
VAR5,
VAR16 ,
VAR17 ,
VAR2 ,
VAR13
);
output VAR5;
output VAR16 ;
input VAR17 ;
input VAR2 ;
input VAR13 ;
wire VAR15;
wire VAR4 ;
wire VAR10 ;
wire VAR3 ;
wire VAR9;
xor VAR12 (VAR15, VAR17, VAR2, VAR13 );
buf VAR7 (VAR16 , VAR15 );
and VAR14 (VAR4 , VAR17, VAR2 );
and VAR6 (VAR10 , VAR17, VAR13 );
and VAR1 (VAR3 , VAR2, VAR13 );
or VAR8 (VAR9, VAR4, VAR10, VAR3);
buf VAR11 (VAR5 , VAR9 );
endmodule
|
apache-2.0
|
hpeng2/ECE492_Group4_Project
|
Ryans_stuff/tracking_camera/db/ip/tracking_camera_system/submodules/altera_up_character_lcd_communication.v
| 9,935 |
module MODULE1 (
clk,
reset,
VAR7,
enable,
VAR10,
VAR27,
VAR11,
VAR22,
VAR21,
VAR20,
VAR24,
VAR14,
VAR9,
VAR12,
VAR3,
VAR28
);
parameter VAR8 = 7'h7F; parameter VAR6 = 7; parameter VAR18 = 7'h01;
parameter VAR4 = 3; parameter VAR32 = 15; parameter VAR13 = 1; parameter VAR25 = 4; parameter VAR19 = 4'h1;
input clk;
input reset;
input [ 7: 0] VAR7;
input VAR10;
input VAR27;
input enable;
input VAR11;
input VAR22;
inout [ 7: 0] VAR21;
output reg VAR20;
output reg VAR24;
output reg VAR14;
output reg VAR9;
output reg VAR12;
output reg [ 7: 0] VAR3; output reg VAR28;
parameter VAR29 = 3'h4,
VAR17 = 3'h0,
VAR5 = 3'h1,
VAR15 = 3'h2,
VAR16 = 3'h3;
reg [ 7: 0] VAR23;
reg [VAR6: 1] VAR1;
reg [VAR25: 1] VAR30;
reg [VAR25: 1] VAR33;
reg [VAR25: 1] VAR31;
reg [ 2: 0] VAR34;
reg [ 2: 0] VAR2;
always @(posedge clk)
begin
if (reset)
VAR2 <= VAR29;
end
else
VAR2 <= VAR34;
end
always @(*)
begin
VAR34 = VAR29;
case (VAR2)
VAR29:
begin
if ((VAR1 == VAR8) & enable)
VAR34 = VAR17;
end
else
VAR34 = VAR29;
end
VAR17:
begin
if (VAR30 == VAR4)
VAR34 = VAR5;
end
else
VAR34 = VAR17;
end
VAR5:
begin
if (VAR33 == VAR32)
VAR34 = VAR15;
end
else
VAR34 = VAR5;
end
VAR15:
begin
if (VAR31 == VAR13)
VAR34 = VAR16;
end
else
VAR34 = VAR15;
end
VAR16:
begin
if (enable == 1'b0)
VAR34 = VAR29;
end
else
VAR34 = VAR16;
end
default:
begin
VAR34 = VAR29;
end
endcase
end
always @(posedge clk)
begin
if (reset)
begin
VAR20 <= 1'b0;
VAR24 <= 1'b0;
end
else
begin
VAR20 <= VAR11;
VAR24 <= VAR22;
end
end
always @(posedge clk)
begin
if (reset)
begin
VAR14 <= 1'b0;
VAR9 <= 1'b0;
VAR12 <= 1'b0;
VAR3 <= 8'h00;
VAR28 <= 1'b0;
end
else
begin
if (VAR2 == VAR5)
VAR14 <= 1'b1;
end
else
VAR14 <= 1'b0;
if (VAR2 == VAR29)
begin
VAR9 <= VAR10;
VAR12 <= VAR27;
VAR23 <= VAR7;
end
if (VAR2 == VAR5)
VAR3 <= VAR21;
if (VAR2 == VAR16)
VAR28 <= 1'b1;
end
else
VAR28 <= 1'b0;
end
end
always @(posedge clk)
begin
if (reset)
VAR1 <= {VAR6{1'b0}};
end
else if (VAR2 == VAR29)
VAR1 <= VAR1 + VAR18;
else
VAR1 <= {VAR6{1'b0}};
end
always @(posedge clk)
begin
if (reset)
begin
VAR30 <= {VAR25{1'b0}};
VAR33 <= {VAR25{1'b0}};
VAR31 <= {VAR25{1'b0}};
end
else
begin
if (VAR2 == VAR17)
VAR30 <= VAR30 + VAR19;
end
else
VAR30 <= {VAR25{1'b0}};
if (VAR2 == VAR5)
VAR33 <= VAR33 + VAR19;
end
else
VAR33 <= {VAR25{1'b0}};
if (VAR2 == VAR15)
VAR31 <= VAR31 + VAR19;
else
VAR31 <= {VAR25{1'b0}};
end
end
assign VAR21 =
(((VAR2 == VAR5) ||
(VAR2 == VAR15)) &&
(VAR12 == 1'b0)) ? VAR23 : 8'VAR26;
endmodule
|
gpl-2.0
|
r2t2sdr/r2t2
|
fpga/modules/adi_hdl/library/axi_clkgen/axi_clkgen.v
| 6,771 |
module MODULE1 (
clk,
VAR76,
VAR1,
VAR23,
VAR42,
VAR22,
VAR41,
VAR26,
VAR6,
VAR83,
VAR43,
VAR60,
VAR21,
VAR20,
VAR82,
VAR52,
VAR7,
VAR9,
VAR16,
VAR36,
VAR62,
VAR50);
parameter VAR85 = 0;
parameter VAR69 = 0;
parameter VAR56 = 5.0;
parameter VAR84 = 11;
parameter VAR40 = 49;
parameter VAR63 = 6;
parameter VAR89 = 6;
input clk;
output VAR76;
output VAR1;
input VAR23;
input VAR42;
input VAR22;
input [31:0] VAR41;
output VAR26;
input VAR6;
input [31:0] VAR83;
input [ 3:0] VAR43;
output VAR60;
output VAR21;
output [ 1:0] VAR20;
input VAR82;
input VAR52;
input [31:0] VAR7;
output VAR9;
output VAR16;
output [31:0] VAR36;
output [ 1:0] VAR62;
input VAR50;
wire VAR44;
wire VAR72;
wire VAR53;
wire VAR55;
wire VAR54;
wire [11:0] VAR5;
wire [15:0] VAR88;
wire [15:0] VAR38;
wire VAR61;
wire VAR32;
wire VAR2;
wire [13:0] VAR71;
wire [31:0] VAR31;
wire VAR17;
wire VAR68;
wire [13:0] VAR91;
wire [31:0] VAR51;
wire VAR80;
assign VAR53 = VAR23;
assign VAR72 = VAR42;
VAR78 VAR65 (
.VAR72 (VAR72),
.VAR53 (VAR53),
.VAR10 (VAR22),
.VAR86 (VAR41),
.VAR67 (VAR26),
.VAR19 (VAR6),
.VAR73 (VAR83),
.VAR74 (VAR43),
.VAR75 (VAR60),
.VAR81 (VAR21),
.VAR57 (VAR20),
.VAR25 (VAR82),
.VAR39 (VAR52),
.VAR70 (VAR7),
.VAR46 (VAR9),
.VAR35 (VAR16),
.VAR92 (VAR62),
.VAR27 (VAR36),
.VAR24 (VAR50),
.VAR33 (VAR2),
.VAR48 (VAR71),
.VAR34 (VAR31),
.VAR59 (VAR17),
.VAR66 (VAR68),
.VAR13 (VAR91),
.VAR58 (VAR51),
.VAR49 (VAR80));
VAR12 VAR30 (
.VAR44 (VAR44),
.VAR8 (VAR55),
.VAR90 (VAR54),
.VAR37 (VAR5),
.VAR15 (VAR88),
.VAR87 (VAR38),
.VAR45 (VAR61),
.VAR11 (VAR32),
.VAR72 (VAR72),
.VAR53 (VAR53),
.VAR33 (VAR2),
.VAR48 (VAR71),
.VAR34 (VAR31),
.VAR59 (VAR17),
.VAR66 (VAR68),
.VAR13 (VAR91),
.VAR58 (VAR51),
.VAR49 (VAR80));
VAR64 #(
.VAR18 (VAR69),
.VAR29 (VAR56),
.VAR4 (VAR84),
.VAR79 (VAR40),
.VAR28 (VAR63),
.VAR14 (VAR89))
VAR47 (
.clk (clk),
.VAR44 (VAR44),
.VAR77 (VAR76),
.VAR3 (VAR1),
.VAR53 (VAR53),
.VAR72 (VAR72),
.VAR8 (VAR55),
.VAR90 (VAR54),
.VAR37 (VAR5),
.VAR15 (VAR88),
.VAR87 (VAR38),
.VAR45 (VAR61),
.VAR11 (VAR32));
endmodule
|
gpl-3.0
|
litex-hub/pythondata-cpu-blackparrot
|
pythondata_cpu_blackparrot/system_verilog/black-parrot/external/basejump_stl/bsg_dataflow/bsg_flow_counter.v
| 2,411 |
module MODULE1 #(parameter VAR19(VAR10 )
, parameter VAR2 = 0
, parameter VAR20 = 0
, parameter VAR18 =
)
( input VAR1
, input VAR16
, input VAR9
, input VAR15
, input VAR5
, output [VAR18-1:0] VAR11
);
logic VAR14;
if (VAR20) begin: VAR17
assign VAR14 = VAR9;
end else begin: VAR17
assign VAR14 = VAR9 & VAR15;
end
generate
if (VAR2) begin: VAR8
VAR12 #( .VAR6(VAR10)
, .VAR13(VAR10)
, .VAR4(1)
) counter
( .VAR1(VAR1)
, .VAR16(VAR16)
, .VAR3(VAR5)
, .VAR7(VAR14)
, .VAR11(VAR11)
);
end else begin: VAR8
VAR12 #( .VAR6(VAR10)
, .VAR13(0)
, .VAR4(1)
) counter
( .VAR1(VAR1)
, .VAR16(VAR16)
, .VAR3(VAR14)
, .VAR7(VAR5)
, .VAR11(VAR11)
);
end
endgenerate
endmodule
|
bsd-3-clause
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0
|
cells/inv/gf180mcu_fd_sc_mcu7t5v0__inv_2.behavioral.pp.v
| 1,167 |
module MODULE1( VAR4, VAR5, VAR2, VAR6 );
input VAR4;
inout VAR2, VAR6;
output VAR5;
VAR1 VAR3(.VAR4(VAR4),.VAR5(VAR5),.VAR2(VAR2),.VAR6(VAR6));
VAR1 VAR7(.VAR4(VAR4),.VAR5(VAR5),.VAR2(VAR2),.VAR6(VAR6));
|
apache-2.0
|
vipinkmenon/fpgadriver
|
src/hw/fpga/source/memory_if/mig_7series_v1_8_ddr_phy_dqs_found_cal.v
| 51,392 |
module MODULE1 #
(
parameter VAR46 = 100, parameter VAR85 = 2, parameter VAR34 = 5, parameter VAR95 = "0",
parameter VAR137 = 5, parameter VAR66 = "VAR55", parameter VAR112 = 1, parameter VAR79 = 3, parameter VAR43 = 8, parameter VAR3 = 8, parameter VAR60 = "VAR17", parameter VAR143 = "VAR144", parameter VAR53 = 3, parameter VAR103 = 3, parameter VAR1 = 12, parameter VAR24 = 3, parameter VAR131 = 4'b1111,
parameter VAR123 = 4'b0000,
parameter VAR92 = 4'b0000,
parameter VAR54 = 4'b0000,
parameter VAR15 = 4'b0000,
parameter VAR72 = 4'hc,
parameter VAR58 = 4'hf,
parameter VAR101 = 4'hf,
parameter VAR6 = 4'hf,
parameter VAR47 = 4'hf
)
(
input clk,
input rst,
input VAR64,
input VAR42,
input VAR65,
input VAR126,
input [VAR1-1:0] VAR94,
output reg [VAR24-1:0] VAR44,
output [5:0] VAR96,
output [5:0] VAR120,
output [5:0] VAR108,
output VAR90,
output VAR68,
output reg VAR69,
output [6*VAR112-1:0] VAR67,
output [6*VAR112-1:0] VAR148,
output [6*VAR112-1:0] VAR109,
output reg VAR119,
output reg VAR40,
output [6*VAR112-1:0] VAR134,
output [6*VAR112-1:0] VAR8,
output [6*VAR112-1:0] VAR124,
input [8:0] VAR89,
output VAR111,
output VAR4,
output [VAR103-1:0] VAR149,
output reg VAR135,
output reg VAR63,
output [255:0] VAR118
);
localparam VAR99 = (VAR95 == "VAR12-1") ? VAR34 - 1 : 0;
localparam VAR132 = (VAR60 == "VAR17") ? VAR137 + VAR99 + 1 : VAR137 + VAR99;
localparam VAR136 = 13;
localparam VAR29 = (VAR143 == "VAR144") ? 7 : 1;
localparam [19:0] VAR71 = {(VAR47[3] & VAR15[3]),
(VAR47[2] & VAR15[2]),
(VAR47[1] & VAR15[1]),
(VAR47[0] & VAR15[0]),
(VAR6[3] & VAR54[3]),
(VAR6[2] & VAR54[2]),
(VAR6[1] & VAR54[1]),
(VAR6[0] & VAR54[0]),
(VAR101[3] & VAR92[3]),
(VAR101[2] & VAR92[2]),
(VAR101[1] & VAR92[1]),
(VAR101[0] & VAR92[0]),
(VAR58[3] & VAR123[3]),
(VAR58[2] & VAR123[2]),
(VAR58[1] & VAR123[1]),
(VAR58[0] & VAR123[0]),
(VAR72[3] & VAR131[3]),
(VAR72[2] & VAR131[2]),
(VAR72[1] & VAR131[1]),
(VAR72[0] & VAR131[0])};
localparam VAR75 = 4'h0;
localparam VAR19 = 4'h1;
localparam VAR125 = 4'h2;
localparam VAR86 = 4'h3;
localparam VAR21 = 4'h4;
localparam VAR81 = 4'h5;
localparam VAR36 = 4'h6;
localparam VAR74 = 4'h7;
localparam VAR70 = 4'h8;
localparam VAR14 = 4'h9;
localparam VAR98 = 4'hA;
localparam VAR11 = 4'hB;
localparam VAR33 = 4'hC;
localparam VAR48 = 4'hD;
localparam VAR20 = 4'hE;
localparam VAR82 = 4'hF;
integer VAR105,VAR127,VAR87,VAR16,VAR45,VAR76,VAR59,VAR107;
reg VAR145;
reg [6*VAR24-1:0] VAR51[0:VAR112-1];
reg VAR97;
reg VAR5;
reg VAR88;
reg [VAR1-1:0] VAR35;
reg [VAR1-1:0] VAR100;
reg [VAR1-1:0] VAR50;
reg VAR93;
reg VAR31;
reg VAR32;
reg VAR122;
reg VAR142;
reg VAR77;
reg [1:0] VAR146;
reg [2:0 ] VAR10[0:VAR112-1];
reg [5:0 ] VAR73[0:VAR112-1];
reg [6*VAR24-1:0] VAR129[0:VAR112-1];
reg [6*VAR24-1:0] VAR13[0:VAR112-1];
reg [VAR24-1:0] VAR23;
reg [VAR24-1:0] VAR138;
reg [10*VAR24-1:0] VAR102;
reg VAR56;
wire [4*VAR24-1:0] VAR57;
reg [VAR24-1:0] VAR147;
reg [VAR24-1:0] VAR26;
reg [VAR24-1:0] VAR9;
reg [VAR24-1:0] VAR130;
reg [VAR24-1:0] VAR25;
reg VAR116;
reg [VAR103-1:0] VAR140;
reg [3:0] VAR78;
reg VAR37;
reg VAR117;
reg VAR133;
reg VAR39;
reg [5:0] VAR139;
reg [5:0] VAR113;
reg [5:0] VAR83;
reg VAR18;
reg VAR128;
reg VAR2;
reg VAR121;
reg [5:0] VAR141;
reg [5:0] VAR110;
reg [5:0] VAR30;
reg [3:0] VAR7;
assign VAR118[5:0] = VAR141;
assign VAR118[11:6] = VAR110;
assign VAR118[12] = VAR2;
assign VAR118[13] = VAR121;
assign VAR118[14] = VAR37;
assign VAR90 = VAR97;
assign VAR68 = VAR88;
generate
genvar VAR115;
if (VAR24 == 3) begin for (VAR115 = 0; VAR115 < VAR112; VAR115 = VAR115 + 1) begin: VAR91
assign VAR67[6*VAR115+:6] = VAR129[VAR115][5:0];
assign VAR148[6*VAR115+:6] = VAR129[VAR115][11:6];
assign VAR109[6*VAR115+:6] = VAR129[VAR115][17:12];
assign VAR134[6*VAR115+:6] = VAR13[VAR115][5:0];
assign VAR8[6*VAR115+:6] = VAR13[VAR115][11:6];
assign VAR124[6*VAR115+:6] = VAR13[VAR115][17:12];
end
end else if (VAR24 == 2) begin for (VAR115 = 0; VAR115 < VAR112; VAR115 = VAR115 + 1) begin: VAR91
assign VAR67[6*VAR115+:6] = VAR129[VAR115][5:0];
assign VAR148[6*VAR115+:6] = VAR129[VAR115][11:6];
assign VAR109[6*VAR115+:6] = 'd0;
assign VAR134[6*VAR115+:6] = VAR13[VAR115][5:0];
assign VAR8[6*VAR115+:6] = VAR13[VAR115][11:6];
assign VAR124[6*VAR115+:6] = 'd0;
end
end else begin for (VAR115 = 0; VAR115 < VAR112; VAR115 = VAR115 + 1) begin: VAR91
assign VAR67[6*VAR115+:6] = VAR129[VAR115][5:0];
assign VAR148[6*VAR115+:6] = 'd0;
assign VAR109[6*VAR115+:6] = 'd0;
assign VAR134[6*VAR115+:6] = VAR13[VAR115][5:0];
assign VAR8[6*VAR115+:6] = 'd0;
assign VAR124[6*VAR115+:6] = 'd0;
end
end
endgenerate
generate
if (VAR24 == 3) begin assign VAR96 = (~VAR32) ? VAR51[VAR146][0+:6] :
VAR129[VAR146][0+:6];
assign VAR120 = (~VAR32) ? VAR51[VAR146][6+:6] :
VAR129[VAR146][6+:6];
assign VAR108 = (~VAR32) ? VAR51[VAR146][12+:6] :
VAR129[VAR146][12+:6];
end else if (VAR24 == 2) begin assign VAR96 = (~VAR32) ? VAR51[VAR146][0+:6] :
VAR129[VAR146][0+:6];
assign VAR120 = (~VAR32) ? VAR51[VAR146][6+:6] :
VAR129[VAR146][6+:6];
assign VAR108 = 'd0;
end else begin
assign VAR96 = (~VAR32) ? VAR51[VAR146][0+:6] :
VAR129[VAR146][0+:6];
assign VAR120 = 'd0;
assign VAR108 = 'd0;
end
endgenerate
assign VAR111 = VAR93;
assign VAR149 = VAR140;
generate
if ((VAR1 == 4) || (VAR1 == 8) || (VAR1 == 12))
assign VAR57 = VAR50;
end
else if ((VAR1 == 7) || (VAR1 == 11))
assign VAR57 = {1'b0, VAR50};
end
else if ((VAR1 == 6) || (VAR1 == 10))
assign VAR57 = {2'b00, VAR50};
end
else if ((VAR1 == 5) || (VAR1 == 9))
assign VAR57 = {3'b000, VAR50};
endgenerate
always @(posedge clk) begin
if (rst) begin
for (VAR105 = 0; VAR105 < VAR24; VAR105 = VAR105 + 1) begin: VAR41
end
end else if (VAR42) begin
for (VAR45 = 0; VAR45 < VAR24; VAR45 = VAR45 +1) begin: VAR22
(!VAR71[4*VAR45+1] | VAR57[4*VAR45+1]) &
(!VAR71[4*VAR45+2] | VAR57[4*VAR45+2]) &
(!VAR71[4*VAR45+3] | VAR57[4*VAR45+3]);
(VAR71[4*VAR45+1] & VAR57[4*VAR45+1]) |
(VAR71[4*VAR45+2] & VAR57[4*VAR45+2]) |
(VAR71[4*VAR45+3] & VAR57[4*VAR45+3]);
end
end
end
always @(posedge clk) begin
end
always @(posedge clk) begin
if (rst || (VAR7 == 'd0))
end
else if (VAR65 && (VAR7 > 'd0))
end
assign VAR4 = VAR37;
always @(posedge clk) begin
end
always @(posedge clk) begin
if(rst)begin
end else begin
case (VAR78)
VAR75: begin
if (VAR77) begin
if (VAR143 == "VAR61") begin
end else begin
end
end
end
VAR86: begin
if (~(|VAR9) && VAR39) begin
if (|VAR139)
end
else if (VAR18)
end
else
end
end
VAR19: begin
end
VAR125: begin
end
VAR21: begin
end
VAR81: begin
if (VAR140 == VAR103-1)
end
VAR36: begin
if (VAR140 != VAR103-1) begin
end else if (VAR140 == VAR103-1) begin
end
end
VAR74: begin
end
VAR70: begin
if (VAR65 && (VAR7 == 'd1))
end
else
end
VAR14: begin
if (VAR65 && ~(&VAR147)) begin
if (~VAR2 && (VAR83 == 'd63)) begin
end else if (~VAR2 && (VAR83 > 'd30) && (VAR30 > 'd29)) begin
end else if (~VAR2 || (VAR2 && (VAR30 < 'd30) && (VAR83 <= 'd32))) begin
if ((VAR83 == 'd12) || (VAR83 == 'd24)) begin
end else
end else if (VAR2 && (VAR83 > 'd32) && (VAR83 < 'd63) && (VAR30 < 'd30)) begin
if ((VAR83 == 'd36) || (VAR83 == 'd48) || (VAR83 == 'd60)) begin
end else
end else if (VAR2 && (VAR83 == 'd63)) begin
if (VAR30 < 'd30) begin
end else begin
end
end else begin
end
end else if (VAR65 && (&VAR147)) begin
if ((VAR83 == 'd12) || (VAR83 == 'd24) || (VAR83 == 'd36) ||
(VAR83 == 'd48) || (VAR83 == 'd60)) begin
end else if (VAR83 < 'd63) begin
end else begin
if (~VAR2 || (VAR141 > 'd33))
end
else
end
end
end
VAR98: begin
if (VAR126) begin
end
end
VAR11: begin
if ((VAR140 == VAR103-1) && (VAR139 > 'd0))
end
else if ((VAR140 == VAR103-1) && (VAR113 > 'd0))
end
VAR33: begin
if (VAR140 != VAR103-1) begin
end else if (VAR140 == VAR103-1) begin
if ((VAR113 > 'd0) || (VAR139 > 'd0))
end
else begin
if ((VAR139 == 'd0) && ~VAR128)
end
else
end
end
end
VAR48: begin
end
VAR20: begin
end
VAR82: begin
if (&VAR147) begin
end
end
endcase
end
end
always@(posedge clk)
always @(posedge clk) begin
if (rst)
end
else if (VAR93)
end
else if (VAR97)
end
always @(posedge clk) begin
if (rst || (|VAR23))
end
else if (&VAR147) begin
if (VAR146 == VAR112-1)
end
else
end
end
always @(posedge clk) begin
if (rst ||
(VAR93 && (VAR146 == VAR112-1)))
end
else if (&VAR147 && ~(&VAR26))
end
else
end
always @(posedge clk) begin
end
always @(posedge clk) begin
if (rst)
end
else if (&VAR147 && (VAR146 == VAR112-1) && VAR31 &&
(VAR78 == VAR82))
end
else
end
generate
if (VAR24 == 3) begin
always @(posedge clk) begin
if (rst || VAR138[0] || VAR116)
end
else if ((VAR42 && ~VAR145) ||
(VAR130[0] && ~VAR147[0]) ||
(VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst || VAR138[1] || VAR116)
end
else if ((VAR42 && ~VAR145) ||
(VAR130[1] && ~VAR147[1]) ||
(VAR51[VAR146][6+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst || VAR138[2] || VAR116)
end
else if ((VAR42 && ~VAR145) ||
(VAR130[2] && ~VAR147[2]) ||
(VAR51[VAR146][12+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst || VAR116)
end
else if (VAR23[0])
else if (~VAR130[0] && ~VAR147[0])
end
always @(posedge clk) begin
if (rst || VAR116)
end
else if (VAR23[1])
else if (~VAR130[1] && ~VAR147[1])
end
always @(posedge clk) begin
if (rst || VAR116)
end
else if (VAR23[2])
else if (~VAR130[2] && ~VAR147[2])
end
always @(posedge clk) begin
if (rst || VAR97)
end
else if ((VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)) &&
~VAR147[0])
else
end
always @(posedge clk) begin
if (rst || VAR97)
end
else if ((VAR51[VAR146][6+:6] < (VAR34 + VAR99 - 1)) &&
~VAR147[1])
else
end
always @(posedge clk) begin
if (rst || VAR97)
end
else if ((VAR51[VAR146][12+:6] < (VAR34 + VAR99 - 1)) &&
~VAR147[2])
else
end
always @(posedge clk) begin
if (rst)
end
else if (~VAR147[0] && (VAR102[0+:10] == VAR53) &&
(VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst)
end
else if (~VAR147[1] && (VAR102[10+:10] == VAR53) &&
(VAR51[VAR146][6+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst)
end
else if (~VAR147[2] && (VAR102[20+:10] == VAR53) &&
(VAR51[VAR146][12+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst) begin
for (VAR76 = 0; VAR76 < VAR112; VAR76 = VAR76 + 1) begin: VAR62
end
end else if ((VAR5 && ~VAR93) ||
(VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)))
end
else if (VAR145 && ~VAR147[0] &&
(VAR65 && (VAR7 == 'd1)) && ~VAR93 && ~VAR116)
VAR51[VAR146][0+:6]
end
always @(posedge clk) begin
if (rst) begin
for (VAR59 = 0; VAR59 < VAR112; VAR59 = VAR59 + 1) begin: VAR80
end
end else if ((VAR5 && ~VAR93) ||
(VAR51[VAR146][6+:6] < (VAR34 + VAR99 - 1)))
end
else if (VAR145 && ~VAR147[1] &&
(VAR65 && (VAR7 == 'd1)) && ~VAR93 && ~VAR116)
VAR51[VAR146][6+:6]
end
always @(posedge clk) begin
if (rst) begin
for (VAR107 = 0; VAR107 < VAR112; VAR107 = VAR107 + 1) begin: VAR27
end
end else if ((VAR5 && ~VAR93) ||
(VAR51[VAR146][12+:6] < (VAR34 + VAR99 - 1)))
end
else if (VAR145 && ~VAR147[2] &&
(VAR65 && (VAR7 == 'd1)) && ~VAR93 && ~VAR116)
VAR51[VAR146][12+:6]
end
end else if (VAR24 == 2) begin
always @(posedge clk) begin
if (rst || VAR138[0] || VAR116)
end
else if ((VAR42 && ~VAR145) ||
(VAR130[0] && ~VAR147[0]) ||
(VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst || VAR138[1] || VAR116)
end
else if ((VAR42 && ~VAR145) ||
(VAR130[1] && ~VAR147[1]) ||
(VAR51[VAR146][6+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst || VAR116)
end
else if (VAR23[0])
else if (~VAR130[0] && ~VAR147[0])
end
always @(posedge clk) begin
if (rst || VAR116)
end
else if (VAR23[1])
else if (~VAR130[1] && ~VAR147[1])
end
always @(posedge clk) begin
if (rst || VAR97)
end
else if ((VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)) &&
~VAR147[0])
else
end
always @(posedge clk) begin
if (rst || VAR97)
end
else if ((VAR51[VAR146][6+:6] < (VAR34 + VAR99 - 1)) &&
~VAR147[1])
else
end
always @(posedge clk) begin
if (rst)
end
else if (~VAR147[0] && (VAR102[0+:10] == VAR53) &&
(VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst)
end
else if (~VAR147[1] && (VAR102[10+:10] == VAR53) &&
(VAR51[VAR146][6+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst) begin
for (VAR76 = 0; VAR76 < VAR112; VAR76 = VAR76 + 1) begin: VAR49
end
end else if ((VAR5 && ~VAR93) ||
(VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)))
end
else if (VAR145 && ~VAR147[0] &&
(VAR65 && (VAR7 == 'd1)) && ~VAR93 && ~VAR116)
VAR51[VAR146][0+:6]
end
always @(posedge clk) begin
if (rst) begin
for (VAR59 = 0; VAR59 < VAR112; VAR59 = VAR59 + 1) begin: VAR84
end
end else if ((VAR5 && ~VAR93) ||
(VAR51[VAR146][6+:6] < (VAR34 + VAR99 - 1)))
end
else if (VAR145 && ~VAR147[1] &&
(VAR65 && (VAR7 == 'd1)) && ~VAR93 && ~VAR116)
VAR51[VAR146][6+:6]
end
end else begin
always @(posedge clk) begin
if (rst) begin
for (VAR127 = 0; VAR127 < VAR112; VAR127 = VAR127 + 1) begin: VAR28
end
end else if ((VAR5 && ~VAR93) ||
(VAR51[VAR146] < (VAR34 + VAR99 - 1)))
end
else if (VAR145 && ~VAR147[0] &&
(VAR65 && (VAR7 == 'd1)) && ~VAR93 && ~VAR116)
VAR51[VAR146]
end
always @(posedge clk) begin
if (rst || VAR138[0] || VAR116)
end
else if ((VAR42 && ~VAR145) ||
(VAR130[0] && ~VAR147[0]) ||
(VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)))
end
always @(posedge clk) begin
if (rst || VAR116)
end
else if (VAR23[0])
else if (~VAR130[0] && ~VAR147[0])
end
always @(posedge clk) begin
if (rst || VAR97)
end
else if ((VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)) &&
~VAR147[0])
else
end
always @(posedge clk) begin
if (rst)
end
else if (~VAR147[0] && (VAR102[0+:10] == VAR53) &&
(VAR51[VAR146][0+:6] < (VAR34 + VAR99 - 1)))
end
end
endgenerate
always @(posedge clk) begin
if (rst)
end
else if (VAR117)
else
end
generate
genvar VAR38;
genvar VAR106;
for (VAR38 = 0; VAR38 < VAR112; VAR38 = VAR38 + 1) begin: VAR52
reg [5:0] VAR104 [VAR112-1:0];
if (VAR24 == 3) begin
always @ begin
case (VAR10[VAR38])
3'b000: VAR104[VAR38] = VAR129[VAR38][5:0];
3'b001: VAR104[VAR38] = VAR129[VAR38][11:6];
3'b010: VAR104[VAR38] = 'd0;
default: VAR104[VAR38] = 'd0;
endcase
end
end else begin
always @(*) begin
case (VAR10[VAR38])
3'b000: VAR104[VAR38] = VAR129[VAR38][5:0];
3'b001: VAR104[VAR38] = 'd0;
3'b010: VAR104[VAR38] = 'd0;
default: VAR104[VAR38] = 'd0;
endcase
end
end
always @(posedge clk or posedge rst) begin
if (rst)
end
else begin
3'b000: if ( | VAR71[3:0])
if (VAR73[VAR38] < VAR104[VAR38])
end
else
3'b001: if ( | VAR71[7:4])
if (VAR73[VAR38] < VAR104[VAR38])
end
else
3'b010: if ( | VAR71[11:8])
if (VAR73[VAR38] < VAR104[VAR38])
end
else
default:
endcase
end
end
always @(posedge clk)
if (rst) begin
end
else begin
end
for (VAR106 = 0; VAR106 < VAR24; VAR106 = VAR106 + 1) begin: VAR114
always @(posedge clk) begin
if (rst) begin
end
else begin
if (VAR93 && ~VAR31) begin
end
end
end
else if (VAR77 ) begin
end
end
end
end
end
end
endgenerate
always @(posedge clk) begin
end
endmodule
|
mit
|
Cosmos-OpenSSD/Cosmos-plus-OpenSSD
|
source/hardware/nfc-substrate/tiger4_nfc_substrate-1.0.0/d_SC_deviders_p_lfs_XOR.v
| 15,281 |
module MODULE2(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR11 VAR25(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE10(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR24 VAR27(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE5(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR32 VAR22(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE8(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR16 VAR2(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE14(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR6 VAR17(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE11(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR26 VAR21(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE9(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR29 VAR14(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE4(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR36 VAR12(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE3(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR7 VAR33(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE7(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR19 VAR9(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE13(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR30 VAR10(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE12(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR35 VAR34(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE1(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR28 VAR15(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
module MODULE6(VAR31, VAR5, VAR3);
input wire [VAR23-1:0] VAR31;
input wire [VAR13-1:0] VAR5;
output wire [VAR13-1:0] VAR3;
wire [VAR13*(VAR23+1)-1:0] VAR18;
genvar VAR1;
generate
for (VAR1=0; VAR1<VAR23; VAR1=VAR1+1)
begin: VAR8
VAR4 VAR20(
.VAR31(VAR31[VAR1]),
.VAR5(VAR18[VAR13*(VAR1+2)-1:VAR13*(VAR1+1)]),
.VAR3(VAR18[VAR13*(VAR1+1)-1:VAR13*(VAR1)] ) );
end
endgenerate
assign VAR18[VAR13*(VAR23+1)-1:VAR13*(VAR23)] = VAR5[VAR13-1:0];
assign VAR3[VAR13-1:0] = VAR18[VAR13-1:0];
endmodule
|
gpl-3.0
|
alexforencich/xfcp
|
lib/eth/example/ExaNIC_X10/fpga/rtl/fpga.v
| 12,077 |
module MODULE1 (
input wire VAR168,
input wire VAR188,
output wire [1:0] VAR126,
output wire [1:0] VAR218,
output wire [1:0] VAR226,
input wire VAR81,
input wire VAR113,
output wire VAR110,
output wire VAR145,
input wire VAR244,
input wire VAR191,
output wire VAR73,
output wire VAR46,
input wire VAR29,
input wire VAR157,
output wire VAR169,
output wire VAR98,
input wire VAR55,
input wire VAR207,
input wire VAR195,
input wire VAR189,
output wire VAR27,
output wire VAR47
);
wire VAR154;
wire VAR59;
wire VAR237;
wire VAR116;
wire VAR136;
wire VAR7;
wire VAR71 = 1'b0;
wire VAR173;
wire VAR174;
VAR21 #(
.VAR230("VAR206"),
.VAR130("VAR206")
)
VAR131 (
.VAR197 (VAR154),
.VAR50 (VAR168),
.VAR147 (VAR188)
);
VAR65 #(
.VAR215("VAR64"),
.VAR203(8),
.VAR140(0.5),
.VAR99(0),
.VAR221(1),
.VAR177(0.5),
.VAR242(0),
.VAR9(1),
.VAR109(0.5),
.VAR17(0),
.VAR239(1),
.VAR185(0.5),
.VAR18(0),
.VAR184(1),
.VAR95(0.5),
.VAR90(0),
.VAR48(1),
.VAR35(0.5),
.VAR127(0),
.VAR194(1),
.VAR146(0.5),
.VAR78(0),
.VAR39(10),
.VAR40(0),
.VAR67(1),
.VAR234(0.010),
.VAR228(10.0),
.VAR86("VAR206"),
.VAR162("VAR206")
)
VAR190 (
.VAR51(VAR154),
.VAR11(VAR174),
.VAR163(VAR71),
.VAR182(1'b0),
.VAR212(VAR59),
.VAR183(),
.VAR193(),
.VAR115(),
.VAR144(),
.VAR87(),
.VAR120(),
.VAR26(),
.VAR6(),
.VAR108(),
.VAR28(),
.VAR196(VAR174),
.VAR119(),
.VAR76(VAR173)
);
VAR107
VAR100 (
.VAR50(VAR59),
.VAR197(VAR237)
);
VAR49 #(
.VAR129(4)
)
VAR41 (
.clk(VAR237),
.rst(~VAR173),
.out(VAR116)
);
wire [1:0] VAR117;
wire [1:0] VAR202;
wire [1:0] VAR77;
assign VAR169 = 1'b0;
assign VAR98 = 1'b0;
assign VAR27 = 1'b1;
assign VAR47 = 1'b1;
wire VAR176;
wire VAR93;
wire [63:0] VAR30;
wire [7:0] VAR149;
wire VAR141;
wire VAR96;
wire [63:0] VAR52;
wire [7:0] VAR241;
wire VAR132;
wire VAR57;
wire [63:0] VAR20;
wire [7:0] VAR235;
wire VAR238;
wire VAR155;
wire [63:0] VAR164;
wire [7:0] VAR134;
wire VAR123;
wire VAR150;
wire VAR159;
wire [1:0] VAR165;
wire VAR233;
wire VAR74;
wire [1:0] VAR2;
wire [1:0] VAR151;
wire [1:0] VAR220;
wire VAR31;
wire VAR22;
wire [1:0] VAR160;
wire [1:0] VAR38;
wire [1:0] VAR3;
wire [1:0] VAR135;
wire VAR204 = ~((&VAR160) & (&VAR38));
wire VAR209 = ~&VAR135;
reg VAR243 = 1'b0;
reg [1:0] VAR66 = 1'b0;
VAR124 VAR138 (
.VAR50 (VAR29),
.VAR147 (VAR157),
.VAR192 (1'b0),
.VAR197 (VAR159),
.VAR222 ()
);
VAR118 VAR45 (
.VAR4 (1'b1),
.VAR14 (1'b0),
.VAR158 (VAR204),
.VAR70 (1'b0),
.VAR229 (3'd0),
.VAR50 (VAR165[0]),
.VAR197 (VAR233)
);
VAR118 VAR68 (
.VAR4 (1'b1),
.VAR14 (1'b0),
.VAR158 (VAR204),
.VAR70 (1'b0),
.VAR229 (3'd1),
.VAR50 (VAR165[0]),
.VAR197 (VAR74)
);
assign VAR136 = VAR74;
always @(posedge VAR233, posedge VAR204) begin
if (VAR204) begin
VAR243 <= 1'b0;
end else begin
VAR243 <= 1'b1;
end
end
genvar VAR82;
generate
for (VAR82 = 0 ; VAR82 < 2; VAR82 = VAR82 + 1) begin
VAR118 VAR180 (
.VAR4 (1'b1),
.VAR14 (1'b0),
.VAR158 (VAR209),
.VAR70 (1'b0),
.VAR229 (3'd0),
.VAR50 (VAR2[VAR82]),
.VAR197 (VAR151[VAR82])
);
VAR118 VAR153 (
.VAR4 (1'b1),
.VAR14 (1'b0),
.VAR158 (VAR209),
.VAR70 (1'b0),
.VAR229 (3'd1),
.VAR50 (VAR2[VAR82]),
.VAR197 (VAR220[VAR82])
);
always @(posedge VAR151[VAR82], posedge VAR209) begin
if (VAR209) begin
VAR66[VAR82] <= 1'b0;
end else begin
VAR66[VAR82] <= 1'b1;
end
end
end
endgenerate
VAR49 #(
.VAR129(4)
)
VAR13 (
.clk(VAR136),
.rst(~VAR31),
.out(VAR7)
);
wire [5:0] VAR34;
wire [63:0] VAR44;
wire VAR12;
wire [5:0] VAR84;
wire [1:0] VAR219;
wire [63:0] VAR106;
wire [1:0] VAR142;
wire [5:0] VAR122;
wire [63:0] VAR187;
wire VAR79;
wire [5:0] VAR24;
wire [1:0] VAR5;
wire [63:0] VAR175;
wire [1:0] VAR10;
VAR16
VAR1 (
.VAR112(&VAR243),
.VAR213(&VAR66),
.VAR92(VAR237),
.VAR37(VAR116),
.VAR172(1'b0),
.VAR199(1'b0),
.VAR217(1'b0),
.VAR125(1'b0),
.VAR85(),
.VAR186(VAR31),
.VAR91(VAR22),
.VAR156(VAR159),
.VAR231(),
.VAR137(),
.VAR102({VAR191, VAR113}),
.VAR56({VAR244, VAR81}),
.VAR63(VAR151),
.VAR105(VAR220),
.VAR83({VAR187, VAR44}),
.VAR236({VAR122, VAR34}),
.VAR53({2{7'b0}}),
.VAR225({2{VAR233}}),
.VAR54({2{VAR74}}),
.VAR8(),
.VAR25({VAR46, VAR145}),
.VAR80({VAR73, VAR110}),
.VAR69(2'b11),
.VAR33(2'b00),
.VAR42({VAR79, VAR12}),
.VAR170({VAR175, VAR106}),
.VAR128({VAR10, VAR142}),
.VAR214({VAR24, VAR84}),
.VAR211({VAR5, VAR219}),
.VAR232(VAR2),
.VAR208(VAR135),
.VAR161(VAR3),
.VAR167(),
.VAR101(VAR165),
.VAR179(VAR38),
.VAR60(VAR160)
);
assign VAR176 = VAR136;
assign VAR93 = VAR7;
assign VAR141 = VAR220[0];
VAR49 #(
.VAR129(4)
)
VAR43 (
.clk(VAR141),
.rst(~VAR22),
.out(VAR96)
);
VAR171 #(
.VAR148(1)
)
VAR114 (
.VAR103(VAR176),
.VAR133(VAR93),
.VAR143(VAR141),
.VAR198(VAR96),
.VAR166(VAR30),
.VAR200(VAR149),
.VAR89(VAR52),
.VAR210(VAR241),
.VAR201(VAR44),
.VAR97(VAR34),
.VAR121(VAR106),
.VAR205(VAR84),
.VAR181(VAR12),
.VAR15(VAR123),
.VAR19()
);
assign VAR132 = VAR136;
assign VAR57 = VAR7;
assign VAR238 = VAR220[1];
VAR49 #(
.VAR129(4)
)
VAR23 (
.clk(VAR238),
.rst(~VAR22),
.out(VAR155)
);
VAR171 #(
.VAR148(1)
)
VAR152 (
.VAR103(VAR132),
.VAR133(VAR57),
.VAR143(VAR238),
.VAR198(VAR155),
.VAR166(VAR20),
.VAR200(VAR235),
.VAR89(VAR164),
.VAR210(VAR134),
.VAR201(VAR187),
.VAR97(VAR122),
.VAR121(VAR175),
.VAR205(VAR24),
.VAR181(VAR79),
.VAR15(VAR150),
.VAR19()
);
assign VAR126[0] = VAR123;
assign VAR126[1] = 1'b0;
assign VAR218[0] = VAR150;
assign VAR218[1] = 1'b0;
assign VAR226 = VAR77;
VAR58
VAR62 (
.clk(VAR136),
.rst(VAR7),
.VAR126(VAR117),
.VAR218(VAR202),
.VAR226(VAR77),
.VAR240(VAR176),
.VAR139(VAR93),
.VAR216(VAR30),
.VAR75(VAR149),
.VAR227(VAR141),
.VAR94(VAR96),
.VAR178(VAR52),
.VAR111(VAR241),
.VAR32(VAR132),
.VAR36(VAR57),
.VAR223(VAR20),
.VAR88(VAR235),
.VAR224(VAR238),
.VAR61(VAR155),
.VAR72(VAR164),
.VAR104(VAR134)
);
endmodule
|
mit
|
esonghori/TinyGarble
|
circuit_synthesis/knns/k_nns_seq.v
| 2,485 |
module MODULE1
(
parameter VAR19 = 15,
parameter VAR32 = 4
)
(
clk,
rst,
VAR12,
VAR3,
VAR15
);
function integer VAR1;
input [31:0] VAR33;
reg [31:0] VAR2;
begin
VAR2 = VAR33;
for (VAR1=0; VAR2>0; VAR1=VAR1+1)
VAR2 = VAR2>>1;
end
endfunction
localparam VAR9 = VAR1(VAR19);
input clk;
input rst;
input [VAR19-1:0] VAR12;
input [VAR19-1:0] VAR3;
output [VAR19*VAR32-1:0] VAR15;
wire [VAR9-1:0] dist;
wire [VAR19-1:0] VAR23 [VAR32-1:0];
wire [VAR9-1:0] VAR13 [VAR32-1:0];
reg [VAR19-1:0] VAR4 [VAR32-1:0];
reg [VAR9-1:0] VAR29 [VAR32-1:0];
wire VAR16 [VAR32-1:0];
wire VAR5 [VAR32-1:0];
wire [VAR19-1:0] VAR11 [VAR32:0];
wire [VAR9-1:0] VAR36 [VAR32:0];
genvar VAR17;
generate
for (VAR17=0;VAR17<VAR32;VAR17=VAR17+1)
begin:VAR30
assign VAR15[VAR19*(VAR17+1)-1:VAR19*VAR17] = VAR23[VAR17];
end
endgenerate
VAR21
.VAR7(VAR19)
)
VAR21
(
.VAR34(VAR12 ^ VAR3),
.VAR35(dist)
);
generate
for (VAR17=0;VAR17<VAR32;VAR17=VAR17+1)
begin:VAR22
VAR18
.VAR7(VAR9)
)
VAR6
(
.VAR34(VAR29[VAR17]),
.VAR10(VAR36[VAR17+1]),
.VAR25(VAR16[VAR17])
);
if(VAR17>0)
begin
VAR18
.VAR7(VAR9)
)
VAR20
(
.VAR34(VAR29[VAR17-1]),
.VAR10(VAR36[VAR17]),
.VAR25(VAR5[VAR17])
);
end
else
begin
assign VAR5[VAR17] = 0;
end
end
endgenerate
generate
for (VAR17=0;VAR17<VAR32;VAR17=VAR17+1)
begin:VAR31
VAR28
.VAR7(VAR9)
)
VAR14
(
.VAR34(VAR29[VAR17]),
.VAR10(VAR36[VAR17+1]),
.VAR35(VAR16[VAR17]),
.VAR25(VAR36[VAR17])
);
if(VAR17>0)
begin
VAR28
.VAR7(VAR9)
)
VAR8
(
.VAR34(VAR36[VAR17]),
.VAR10(VAR29[VAR17-1]),
.VAR35(VAR5[VAR17]),
.VAR25(VAR13[VAR17])
);
end
else
begin
assign VAR13[VAR17] = VAR36[VAR17];
end
VAR28
.VAR7(VAR19)
)
VAR27
(
.VAR34(VAR4[VAR17]),
.VAR10(VAR11[VAR17+1]),
.VAR35(VAR16[VAR17]),
.VAR25(VAR11[VAR17])
);
if(VAR17>0)
begin
VAR28
.VAR7(VAR19)
)
VAR24
(
.VAR34(VAR11[VAR17]),
.VAR10(VAR4[VAR17-1]),
.VAR35(VAR5[VAR17]),
.VAR25(VAR23[VAR17])
);
end
else
begin
assign VAR23[VAR17] = VAR11[VAR17];
end
end
endgenerate
assign VAR36[VAR32] = dist;
assign VAR11[VAR32] = VAR3;
integer VAR26;
always@(posedge clk or posedge rst)
begin
if(rst)
begin
for(VAR26=0;VAR26<VAR32;VAR26=VAR26+1)
begin
VAR4[VAR26] <= 0;
VAR29[VAR26] <= {VAR9{1'b1}};
end
end
else
begin
for(VAR26=0;VAR26<VAR32;VAR26=VAR26+1)
begin
VAR4[VAR26] <= VAR23[VAR26];
VAR29[VAR26] <= VAR13[VAR26];
end
end
end
endmodule
|
gpl-3.0
|
monotone-RK/FACE
|
IEICE-Trans/bandwidth/DRAM/src/ip_dram/phy/mig_7series_v2_3_poc_cc.v
| 5,456 |
module MODULE1 #
(parameter VAR32 = 100,
parameter VAR25 = 0,
parameter VAR2 = 95,
parameter VAR13 = 8,
parameter VAR30 = 128,
parameter VAR17 = 7)
(
VAR11, VAR12, VAR34,
VAR7, VAR18, VAR16, clk, rst, VAR24,
VAR21, VAR9, VAR10,
VAR26, VAR8, VAR37,
VAR35, VAR20, VAR28, VAR15,
VAR6, VAR4, VAR31,
VAR19, VAR1
);
localparam integer VAR38 = (VAR30+1) * VAR2 * 0.01;
output [VAR13:0] VAR11, VAR12;
input [VAR17-1:0] VAR7;
input [VAR13:0] VAR18;
input VAR16;
input clk, rst;
input VAR24, VAR21;
input VAR9;
wire VAR5 = rst || VAR24 || VAR21 || VAR9;
input VAR10;
reg VAR3;
wire VAR27 = VAR10 && ~VAR3;
reg [6:0] VAR36;
wire [6:0] VAR23 = VAR5 ? 7'b0 : VAR36 + {6'b0, VAR27};
reg VAR14;
wire VAR29 = ~rst && (VAR36[6] || VAR14);
output VAR34;
assign VAR34 = VAR14;
input [VAR17-1:0] VAR26, VAR8, VAR37, VAR35;
input [VAR17-1:0] VAR20, VAR28, VAR15, VAR6;
input [VAR17-1:0] VAR4, VAR31, VAR19, VAR1;
generate if (VAR25 == 0) begin : VAR22
assign VAR11 = VAR30[VAR13:0];
assign VAR12 = VAR38[VAR13:0];
end else begin : VAR33
end endgenerate
endmodule
|
mit
|
Cosmos-OpenSSD/Cosmos-OpenSSD-plus
|
project/Predefined/2Ch8Way-1.0.0/IPRepo-1.0.0/Tiger4NSC/src/d_SC_evaluation_matrices.v
| 30,020 |
module MODULE23(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0];
assign VAR3[1] = VAR1[1];
assign VAR3[2] = VAR1[2];
assign VAR3[3] = VAR1[3];
assign VAR3[4] = VAR1[4];
assign VAR3[5] = VAR1[5];
assign VAR3[6] = VAR1[6];
assign VAR3[7] = VAR1[7];
assign VAR3[8] = VAR1[8];
assign VAR3[9] = VAR1[9];
assign VAR3[10] = VAR1[10];
assign VAR3[11] = VAR1[11];
endmodule
module MODULE25(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[6] ^ VAR1[10] ^ VAR1[11];
assign VAR3[1] = VAR1[9] ^ VAR1[11];
assign VAR3[2] = VAR1[1] ^ VAR1[7] ^ VAR1[11];
assign VAR3[3] = VAR1[6] ^ VAR1[11];
assign VAR3[4] = VAR1[2] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[5] = VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[6] = VAR1[3] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[7] = VAR1[6] ^ VAR1[8] ^ VAR1[11];
assign VAR3[8] = VAR1[4] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[9] = VAR1[7] ^ VAR1[9];
assign VAR3[10] = VAR1[5] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[11] = VAR1[8] ^ VAR1[10];
endmodule
module MODULE1(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[4] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[1] = VAR1[6] ^ VAR1[7] ^ VAR1[11];
assign VAR3[2] = VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[3] = VAR1[1] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
assign VAR3[4] = VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9];
assign VAR3[5] = VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[6] = VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[10];
assign VAR3[7] = VAR1[4] ^ VAR1[5] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[8] = VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[9] = VAR1[3] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
assign VAR3[10] = VAR1[5] ^ VAR1[6] ^ VAR1[10] ^ VAR1[11];
assign VAR3[11] = VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
endmodule
module MODULE2(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[11];
assign VAR3[1] = VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[2] = VAR1[6] ^ VAR1[9] ^ VAR1[10];
assign VAR3[3] = VAR1[3] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[4] = VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[5] = VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[6] = VAR1[5] ^ VAR1[7] ^ VAR1[11];
assign VAR3[7] = VAR1[3] ^ VAR1[4] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
assign VAR3[8] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
assign VAR3[9] = VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[10] = VAR1[5] ^ VAR1[8] ^ VAR1[9];
assign VAR3[11] = VAR1[4] ^ VAR1[5] ^ VAR1[8] ^ VAR1[11];
endmodule
module MODULE4(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[4] ^ VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[1] = VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[2] = VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[3] = VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[4] = VAR1[4] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
assign VAR3[5] = VAR1[1] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[6] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10];
assign VAR3[7] = VAR1[3] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[8] = VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
assign VAR3[9] = VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10];
assign VAR3[10] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[9] ^ VAR1[11];
assign VAR3[11] = VAR1[4] ^ VAR1[6] ^ VAR1[10];
endmodule
module MODULE8(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[2] ^ VAR1[4] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[1] = VAR1[3] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[2] = VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[11];
assign VAR3[3] = VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[4] = VAR1[2] ^ VAR1[3] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[5] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10];
assign VAR3[6] = VAR1[1] ^ VAR1[3] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
assign VAR3[7] = VAR1[2] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[8] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[10] ^ VAR1[11];
assign VAR3[9] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[10] = VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[11];
assign VAR3[11] = VAR1[5] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
endmodule
module MODULE21(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[10];
assign VAR3[1] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
assign VAR3[2] = VAR1[2] ^ VAR1[5] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
assign VAR3[3] = VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[4] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[5] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[7] ^ VAR1[10];
assign VAR3[6] = VAR1[2] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[7] = VAR1[1] ^ VAR1[4] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[8] = VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[9] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10];
assign VAR3[10] = VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10];
assign VAR3[11] = VAR1[3] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
endmodule
module MODULE19(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[1] = VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9];
assign VAR3[2] = VAR1[3] ^ VAR1[5] ^ VAR1[9];
assign VAR3[3] = VAR1[4] ^ VAR1[7] ^ VAR1[8];
assign VAR3[4] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[5] = VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[6] = VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10];
assign VAR3[7] = VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[8] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[11];
assign VAR3[9] = VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[10] = VAR1[4] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[11] = VAR1[2] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
endmodule
module MODULE22(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[3] ^ VAR1[5] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[1] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[2] = VAR1[4] ^ VAR1[8] ^ VAR1[10];
assign VAR3[3] = VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[4] = VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[5] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[8] ^ VAR1[10];
assign VAR3[6] = VAR1[2] ^ VAR1[5] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[7] = VAR1[3] ^ VAR1[7];
assign VAR3[8] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10];
assign VAR3[9] = VAR1[1] ^ VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[10] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[11] = VAR1[3] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
endmodule
module MODULE6(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[2] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9];
assign VAR3[1] = VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9];
assign VAR3[2] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[3] = VAR1[3] ^ VAR1[5] ^ VAR1[9];
assign VAR3[4] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[10];
assign VAR3[5] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[6] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[7] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8];
assign VAR3[8] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[9] = VAR1[3] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[10] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[11] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[11];
endmodule
module MODULE16(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[11];
assign VAR3[1] = VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[9];
assign VAR3[2] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[10];
assign VAR3[3] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9];
assign VAR3[4] = VAR1[4] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
assign VAR3[5] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[8] ^ VAR1[10];
assign VAR3[6] = VAR1[2] ^ VAR1[4] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
assign VAR3[7] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8];
assign VAR3[8] = VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
assign VAR3[9] = VAR1[4] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10];
assign VAR3[10] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[11];
assign VAR3[11] = VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
endmodule
module MODULE14(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[1] ^ VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[1] = VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7];
assign VAR3[2] = VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[3] = VAR1[1] ^ VAR1[3] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[4] = VAR1[1] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9];
assign VAR3[5] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[6] = VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[7] = VAR1[1] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9];
assign VAR3[8] = VAR1[2] ^ VAR1[5] ^ VAR1[7] ^ VAR1[11];
assign VAR3[9] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10];
assign VAR3[10] = VAR1[3] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[11] = VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[10];
endmodule
module MODULE9(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[3] ^ VAR1[5] ^ VAR1[9] ^ VAR1[10];
assign VAR3[1] = VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7];
assign VAR3[2] = VAR1[2] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
assign VAR3[3] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[10];
assign VAR3[4] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[7] ^ VAR1[10];
assign VAR3[5] = VAR1[1] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[6] = VAR1[3] ^ VAR1[4] ^ VAR1[7] ^ VAR1[10];
assign VAR3[7] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[8] = VAR1[1] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[9] = VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7];
assign VAR3[10] = VAR1[2] ^ VAR1[5] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
assign VAR3[11] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9];
endmodule
module MODULE26(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[2] ^ VAR1[5] ^ VAR1[7] ^ VAR1[11];
assign VAR3[1] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8];
assign VAR3[2] = VAR1[1] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
assign VAR3[3] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[4] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[5] = VAR1[1] ^ VAR1[2] ^ VAR1[5] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[6] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[9];
assign VAR3[7] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10];
assign VAR3[8] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9];
assign VAR3[9] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[11];
assign VAR3[10] = VAR1[3] ^ VAR1[5] ^ VAR1[8] ^ VAR1[9];
assign VAR3[11] = VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[11];
endmodule
module MODULE27(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6];
assign VAR3[1] = VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[9];
assign VAR3[2] = VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10];
assign VAR3[3] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[4] = VAR1[4] ^ VAR1[5] ^ VAR1[9] ^ VAR1[11];
assign VAR3[5] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[11];
assign VAR3[6] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
assign VAR3[7] = VAR1[1] ^ VAR1[2] ^ VAR1[4] ^ VAR1[10] ^ VAR1[11];
assign VAR3[8] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[10] ^ VAR1[11];
assign VAR3[9] = VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[10] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[11] = VAR1[2] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
endmodule
module MODULE10(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[1] = VAR1[2] ^ VAR1[3] ^ VAR1[7] ^ VAR1[11];
assign VAR3[2] = VAR1[6];
assign VAR3[3] = VAR1[2] ^ VAR1[4] ^ VAR1[8] ^ VAR1[11];
assign VAR3[4] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[8] ^ VAR1[10];
assign VAR3[5] = VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
assign VAR3[6] = VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[7] = VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7];
assign VAR3[8] = VAR1[1] ^ VAR1[4] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[9] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[9] ^ VAR1[11];
assign VAR3[10] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[11];
assign VAR3[11] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10];
endmodule
module MODULE18(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10];
assign VAR3[1] = VAR1[2] ^ VAR1[4] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[2] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
assign VAR3[3] = VAR1[1] ^ VAR1[6] ^ VAR1[8] ^ VAR1[11];
assign VAR3[4] = VAR1[1] ^ VAR1[4] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10];
assign VAR3[5] = VAR1[1] ^ VAR1[3] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8];
assign VAR3[6] = VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[9] ^ VAR1[11];
assign VAR3[7] = VAR1[1] ^ VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[10] ^ VAR1[11];
assign VAR3[8] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9];
assign VAR3[9] = VAR1[1] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7];
assign VAR3[10] = VAR1[3] ^ VAR1[4] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
assign VAR3[11] = VAR1[2] ^ VAR1[4] ^ VAR1[9] ^ VAR1[10];
endmodule
module MODULE11(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[10];
assign VAR3[1] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[2] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[3] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[10];
assign VAR3[4] = VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[5] = VAR1[1] ^ VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[6] = VAR1[1] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[7] = VAR1[6] ^ VAR1[9];
assign VAR3[8] = VAR1[1] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[9] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[10] = VAR1[1] ^ VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
assign VAR3[11] = VAR1[3] ^ VAR1[4] ^ VAR1[8];
endmodule
module MODULE20(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[1] = VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9];
assign VAR3[2] = VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[9];
assign VAR3[3] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[11];
assign VAR3[4] = VAR1[5] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[5] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9];
assign VAR3[6] = VAR1[1] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[10];
assign VAR3[7] = VAR1[1] ^ VAR1[4] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[8] = VAR1[6] ^ VAR1[9] ^ VAR1[11];
assign VAR3[9] = VAR1[1] ^ VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[10] = VAR1[1] ^ VAR1[8] ^ VAR1[10];
assign VAR3[11] = VAR1[1] ^ VAR1[2] ^ VAR1[5] ^ VAR1[7] ^ VAR1[11];
endmodule
module MODULE24(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[1] ^ VAR1[3] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[1] = VAR1[2] ^ VAR1[9];
assign VAR3[2] = VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[3] = VAR1[6] ^ VAR1[9];
assign VAR3[4] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
assign VAR3[5] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
assign VAR3[6] = VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10];
assign VAR3[7] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[7] ^ VAR1[11];
assign VAR3[8] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[9];
assign VAR3[9] = VAR1[4] ^ VAR1[6] ^ VAR1[9] ^ VAR1[11];
assign VAR3[10] = VAR1[1] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[9] ^ VAR1[11];
assign VAR3[11] = VAR1[1] ^ VAR1[4] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
endmodule
module MODULE13(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[1] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[1] = VAR1[1] ^ VAR1[4] ^ VAR1[8] ^ VAR1[10];
assign VAR3[2] = VAR1[4] ^ VAR1[7] ^ VAR1[8] ^ VAR1[11];
assign VAR3[3] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[4] = VAR1[1] ^ VAR1[2] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7];
assign VAR3[5] = VAR1[1] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10];
assign VAR3[6] = VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[11];
assign VAR3[7] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
assign VAR3[8] = VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[9] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[10] = VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[11] = VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[7] ^ VAR1[8];
endmodule
module MODULE7(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8];
assign VAR3[1] = VAR1[1] ^ VAR1[3] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[2] = VAR1[1] ^ VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[3] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8];
assign VAR3[4] = VAR1[2] ^ VAR1[4] ^ VAR1[7] ^ VAR1[9];
assign VAR3[5] = VAR1[1] ^ VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[6] = VAR1[1] ^ VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8];
assign VAR3[7] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[10];
assign VAR3[8] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[11];
assign VAR3[9] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[10] = VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[11] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
endmodule
module MODULE12(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8];
assign VAR3[1] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
assign VAR3[2] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[10];
assign VAR3[3] = VAR1[1] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
assign VAR3[4] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[7] ^ VAR1[8] ^ VAR1[11];
assign VAR3[5] = VAR1[3] ^ VAR1[4] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[6] = VAR1[1] ^ VAR1[2] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9];
assign VAR3[7] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10];
assign VAR3[8] = VAR1[1] ^ VAR1[3] ^ VAR1[4];
assign VAR3[9] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[10] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[8] ^ VAR1[9];
assign VAR3[11] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[10];
endmodule
module MODULE3(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[1] = VAR1[2] ^ VAR1[3] ^ VAR1[7] ^ VAR1[9];
assign VAR3[2] = VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10];
assign VAR3[3] = VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[4] = VAR1[2] ^ VAR1[3] ^ VAR1[8];
assign VAR3[5] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5];
assign VAR3[6] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
assign VAR3[7] = VAR1[2] ^ VAR1[8] ^ VAR1[9];
assign VAR3[8] = VAR1[1] ^ VAR1[6] ^ VAR1[8];
assign VAR3[9] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[10];
assign VAR3[10] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9];
assign VAR3[11] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10];
endmodule
module MODULE17(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[3] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
assign VAR3[1] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[10];
assign VAR3[2] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[3] = VAR1[1] ^ VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7];
assign VAR3[4] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5];
assign VAR3[5] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[6] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[7] ^ VAR1[8] ^ VAR1[10] ^ VAR1[11];
assign VAR3[7] = VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7];
assign VAR3[8] = VAR1[6] ^ VAR1[7] ^ VAR1[9];
assign VAR3[9] = VAR1[1] ^ VAR1[2] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9] ^ VAR1[11];
assign VAR3[10] = VAR1[1] ^ VAR1[4] ^ VAR1[6] ^ VAR1[9];
assign VAR3[11] = VAR1[2] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
endmodule
module MODULE15(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[5] ^ VAR1[7] ^ VAR1[10] ^ VAR1[11];
assign VAR3[1] = VAR1[2] ^ VAR1[6] ^ VAR1[9];
assign VAR3[2] = VAR1[1] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[11];
assign VAR3[3] = VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[9] ^ VAR1[10];
assign VAR3[4] = VAR1[1] ^ VAR1[3] ^ VAR1[5] ^ VAR1[9];
assign VAR3[5] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[11];
assign VAR3[6] = VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7];
assign VAR3[7] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[6] ^ VAR1[8] ^ VAR1[11];
assign VAR3[8] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[9] = VAR1[2] ^ VAR1[3] ^ VAR1[9] ^ VAR1[11];
assign VAR3[10] = VAR1[1] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
assign VAR3[11] = VAR1[1] ^ VAR1[2] ^ VAR1[6] ^ VAR1[7] ^ VAR1[8] ^ VAR1[9];
endmodule
module MODULE5(VAR1, VAR3);
input wire [11:0] VAR1;
output wire [VAR2-1:0] VAR3;
assign VAR3[0] = VAR1[0] ^ VAR1[1] ^ VAR1[3] ^ VAR1[4] ^ VAR1[9] ^ VAR1[11];
assign VAR3[1] = VAR1[2] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8];
assign VAR3[2] = VAR1[6] ^ VAR1[8] ^ VAR1[9];
assign VAR3[3] = VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[8];
assign VAR3[4] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[9];
assign VAR3[5] = VAR1[1] ^ VAR1[6] ^ VAR1[7];
assign VAR3[6] = VAR1[3] ^ VAR1[4] ^ VAR1[5] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[10];
assign VAR3[7] = VAR1[1] ^ VAR1[4] ^ VAR1[6] ^ VAR1[8] ^ VAR1[9] ^ VAR1[11];
assign VAR3[8] = VAR1[1] ^ VAR1[3] ^ VAR1[6] ^ VAR1[7];
assign VAR3[9] = VAR1[2] ^ VAR1[4] ^ VAR1[5] ^ VAR1[7] ^ VAR1[9] ^ VAR1[10] ^ VAR1[11];
assign VAR3[10] = VAR1[3] ^ VAR1[8];
assign VAR3[11] = VAR1[1] ^ VAR1[2] ^ VAR1[3] ^ VAR1[5] ^ VAR1[11];
endmodule
|
gpl-3.0
|
Obijuan/ACC
|
hw/roadmap/11-ACC1/ACC1.v
| 10,577 |
module MODULE1 (
input wire clk, input wire VAR34, input wire VAR6,
output wire VAR75, output wire VAR18,
output wire VAR40,
output wire VAR30,
output wire VAR58,
output wire VAR28,
output wire VAR37,
output wire VAR16
);
localparam VAR70 = 1'b1;
localparam VAR64 = 1'b0;
localparam VAR17 = 24; localparam VAR41 = 22; localparam VAR8 = 20;
localparam VAR71 = 3'b001;
parameter VAR69 = "VAR59.VAR53";
localparam VAR14 = 12; localparam VAR78 = 16;
localparam VAR3 = 12'h800;
localparam VAR20 = 15'hAA00;
localparam VAR45 = VAR70;
localparam VAR4 = VAR41;
wire [VAR78-1: 0] VAR24;
VAR33 #(
.VAR69(VAR69),
.VAR14(VAR14-1),
.VAR78(VAR78))
VAR61 (
.clk(clk),
.VAR72(VAR26[VAR14-1]), .addr(VAR26[VAR14-2:0]), .VAR46(VAR24)
);
wire VAR55; wire VAR25; wire VAR74;
wire VAR39;
VAR56 #(
.VAR2(6'VAR9 101001),
.VAR68(1'VAR9 1)
) VAR27 (
.VAR43(VAR34),
.VAR54(VAR55)
);
VAR56 #(
.VAR2(6'VAR9 101001),
.VAR68(1'VAR9 1)
) VAR21 (
.VAR43(VAR6),
.VAR54(VAR25)
);
assign VAR74 = ~VAR55;
assign VAR39 = ~VAR25;
wire VAR38;
wire VAR66;
VAR29 VAR50 (
.clk(clk),
.VAR32(VAR74),
.VAR42(VAR38)
);
VAR29 VAR23 (
.clk(clk),
.VAR32(VAR39),
.VAR42(VAR66)
);
VAR29 VAR19 (
.clk(clk),
.VAR32(VAR10),
.VAR42(VAR49)
);
reg [VAR14-1: 0] VAR26 = VAR3;
always @(posedge clk) begin
if (VAR67)
VAR26 <= VAR65;
end
else
if (VAR22)
VAR26 <= VAR26 + 1;
end
reg [14:0] VAR51 = VAR20;
wire [2:0] VAR35 = VAR51[14:12]; wire [11:0] VAR65 = VAR51[11:0];
always @(posedge clk)
if (VAR48)
VAR51 <= VAR24[14:0];
assign {VAR37,VAR28,VAR58,VAR30,VAR40,VAR18,VAR75} = VAR51[14:8];
assign VAR16 = VAR12;
wire VAR10;
wire VAR49;
MODULE2 #(
.VAR77(VAR4)
) VAR36 (
.VAR57(clk),
.VAR73(1'b1),
.VAR47(VAR10)
);
reg VAR12 = VAR45;
always @(posedge clk) begin
if (VAR66)
VAR12 = ~VAR12;
end
wire VAR15 = (VAR12 == VAR70) ? VAR38 : VAR49;
localparam VAR31 = 0;
localparam VAR44 = 1;
localparam VAR52 = 2;
localparam VAR62 = 3;
reg [1:0] state = VAR62;
reg [1:0] VAR13;
reg VAR48 = 0; reg VAR22 = 0; reg VAR67 = 0;
always @(posedge clk)
state <= VAR13;
always @ begin
VAR13 = state; VAR5 = 0;
out = 0;
case (state)
VAR7: begin
VAR5 = 0;
out = 0;
if (VAR32)
VAR13 = VAR76;
end
VAR76: begin
VAR5 = 1;
out = 0;
if (VAR10)
VAR13 = VAR1;
end
VAR1: begin
VAR5 = 0;
out = 1;
VAR13 = VAR63;
end
VAR63: begin
VAR5 = 1;
out = 0;
if (VAR10 && VAR32==0)
VAR13 = VAR7;
end
default: begin
end
endcase
end
assign VAR42 = out;
wire VAR10;
MODULE2 #(
.VAR77(16)
) VAR11 (
.VAR57(clk),
.VAR73(VAR5),
.VAR47(VAR10)
);
endmodule
module MODULE2(input wire VAR57,
input wire VAR73,
output wire VAR47);
parameter VAR77 = 22;
reg [VAR77-1:0] VAR60 = 0;
assign VAR47 = VAR60[VAR77-1];
always @(posedge(VAR57)) begin
if (!VAR73)
VAR60 <= 0;
end
else
VAR60 <= VAR60 + 1;
end
endmodule
|
gpl-3.0
|
eda-globetrotter/MarcheProcessor
|
processor/spare/build4/sipo.v
| 5,796 |
module MODULE1(VAR5, VAR3, VAR4, VAR8, VAR6, clk);
output [7:0] VAR5;
output VAR3;
input VAR4;
input clk;
input VAR6;
input VAR8;
reg VAR3; reg [7:0] VAR5; reg [7:0] VAR1; reg VAR13; reg VAR2; reg VAR14; reg VAR7; reg VAR9; reg VAR11; reg VAR10; reg VAR12;
always @(~VAR6)
begin
VAR3<=1'd0;
VAR5<=8'd0;
VAR1<=8'd0;
VAR13<=1'd1;
VAR2<=1'd1;
VAR14<=1'd1;
VAR7<=1'd1;
VAR9<=1'd1;
VAR11<=1'd1;
VAR10<=1'd1;
VAR12<=1'd1;
end
always @(posedge clk)
begin
if(VAR8 && VAR6 && (~VAR3))
begin
if(VAR13==1)
begin
VAR1[0]<=VAR4;
VAR13<=1'd0;
end
end
end
always @(posedge clk)
begin
if(VAR8 && VAR6 && (~VAR3))
begin
if((VAR2==1) && (VAR13==0))
begin
VAR1[1]<=VAR4;
VAR2<=1'd0;
end
end
end
always @(posedge clk)
begin
if(VAR8 && VAR6 && (~VAR3))
begin
if((VAR14==1) && (VAR2==0))
begin
VAR1[2]<=VAR4;
VAR14<=1'd0;
end
end
end
always @(posedge clk)
begin
if(VAR8 && VAR6 && (~VAR3))
begin
if((VAR7==1) && (VAR14==0))
begin
VAR1[3]<=VAR4;
VAR7<=1'd0;
end
end
end
always @(posedge clk)
begin
if(VAR8 && VAR6 && (~VAR3))
begin
if((VAR9==1) && (VAR7==0))
begin
VAR1[4]<=VAR4;
VAR9<=1'd0;
end
end
end
always @(posedge clk)
begin
if(VAR8 && VAR6 && (~VAR3))
begin
if((VAR11==1) && (VAR9==0))
begin
VAR1[5]<=VAR4;
VAR11<=1'd0;
end
end
end
always @(posedge clk)
begin
if(VAR8 && VAR6 && (~VAR3))
begin
if((VAR10==1) && (VAR11==0))
begin
VAR1[6]<=VAR4;
VAR10<=1'd0;
end
end
end
always @(posedge clk)
begin
if(VAR8 && VAR6 && (~VAR3))
begin
if((VAR12==1) && (VAR10==0))
begin
VAR1[7]<=VAR4;
VAR12<=1'd0;
VAR3<=1'd1;
end
end
else if(VAR3)
begin
VAR5<=VAR1;
VAR13<=1'd1;
VAR2<=1'd1;
VAR14<=1'd1;
VAR7<=1'd1;
VAR9<=1'd1;
VAR11<=1'd1;
VAR10<=1'd1;
VAR12<=1'd1;
VAR3<=1'd0;
VAR1<=8'd0;
end
end
endmodule
|
mit
|
intelligenttoasters/CPC2.0
|
FPGA/rtl/spi_client.v
| 6,876 |
module MODULE1 #(
parameter VAR1 = 9
) (
input VAR45, input VAR16,
output VAR65,
input VAR8,
input VAR28,
output VAR19,
input VAR20,
input VAR57,
input VAR38,
input [3:0] VAR5, input [7:0] VAR7,
output [7:0] VAR12,
input VAR13,
input VAR43,
output VAR48,
input VAR23, output [15:0] VAR66, output [7:0] VAR53,
output VAR63 );
wire VAR59, VAR21, VAR22, VAR10, VAR33;
wire [7:0] VAR52, VAR26, VAR50;
wire VAR42, VAR40, VAR17, VAR39;
wire VAR47, VAR3;
reg [7:0] VAR15 = 0;
reg [2:0] VAR54 = 3'd0, VAR36 = 3'd0, VAR27 = 3'd0;
reg [2:0] VAR4 = 0;
reg VAR58 = 0; reg VAR64 = 1; reg rd = 0, wr = 0; reg VAR24 = 0; reg VAR56; reg interrupt;
assign VAR59 = (VAR54[2:1] == 2'b01);
assign VAR21 = (VAR54[2:1] == 2'b10);
assign VAR22 = (VAR36[2:1] == 2'b01);
assign VAR10 = (VAR36[2:1] == 2'b10);
assign VAR33 = !VAR36[1];
assign VAR19 = VAR58;
assign VAR50 = {VAR28,2'b11,VAR20,VAR17,VAR40,VAR39,VAR42};
assign VAR48 = interrupt;
assign VAR12 = (VAR5[0] == 0) ? VAR26 : VAR50;
VAR34 #(
.VAR11(VAR1),
.VAR30(8)
) VAR67 (
.VAR57(!VAR56 & VAR3), .VAR32(VAR38),
.VAR29(VAR15),
.VAR18(wr),
.VAR37(VAR26),
.VAR46((!VAR43 & (VAR5[0] == 0)) | VAR47), .VAR51(VAR42),
.VAR14(VAR39)
);
VAR34 #(
.VAR11(VAR1),
.VAR30(8)
) VAR55 (
.VAR57(!VAR56),
.VAR32(VAR38),
.VAR29(VAR7),
.VAR18(!VAR13 & (VAR5[0] == 0)), .VAR37(VAR52),
.VAR46(rd),
.VAR51(VAR40),
.VAR14(VAR17)
);
always @(posedge VAR45)
VAR54 <= {VAR54[1:0], VAR8};
always @(posedge VAR45)
VAR36 <= {VAR36[1:0], VAR28};
always @(posedge VAR45)
VAR27 <= {VAR27[1:0], VAR16};
always @(posedge VAR45)
begin
if( !VAR33 )
VAR4 <= 3'd0;
end
else begin
if( VAR59 ) VAR15 <= {VAR15[6:0],VAR27[1]};
if( VAR21 ) VAR4 <= VAR4 + 3'd1;
end
end
always @(negedge VAR45)
begin
if( !VAR33 ) VAR24 <= 1;
end
else
if( VAR4 == 3'd4 ) VAR24 <= 0;
end
always @(negedge VAR45) wr <= VAR33 & (VAR4==3'd7) & VAR21 & !VAR24;
always @(negedge VAR45) rd <= (VAR33 & (VAR4==3'd7) & VAR21) | VAR10;
assign VAR65 = (!VAR64) ? VAR52[~VAR4]: 1'b1;
always @(posedge rd) VAR64 = VAR40;
reg [2:0] VAR60;
always @(negedge VAR38) VAR60 = {VAR60[1:0],VAR28};
wire VAR25 = (VAR60 == 2'b01);
always @( posedge VAR38 )
begin
if( VAR25 )
VAR58 <= 0;
end
else begin
if( !VAR13 & ( VAR5[0] == 1'b1 ) )
VAR58 <= VAR7[0];
end
end
reg [1:0] VAR6;
wire VAR44 = !VAR13 & (VAR5[0] == 1'b1) & VAR7[7];
always @(negedge VAR38) VAR6 <= {VAR6[0],VAR44};
always @(posedge VAR38) VAR56 <= (VAR6 == 2'b01);
reg [7:0] VAR49 = 0;
always @(negedge VAR45) VAR49 <= VAR50;
always @(posedge VAR45) interrupt = (VAR49 != VAR50);
VAR31 VAR31(
.VAR32(VAR38),
.VAR62( VAR3 ),
.VAR9(VAR23),
.VAR41(!VAR42),
.VAR29( VAR26 ),
.VAR61( VAR66 ),
.VAR37( VAR53 ),
.VAR35(VAR63),
.VAR2(VAR47)
);
endmodule
|
gpl-3.0
|
MarkBlanco/FPGA_Sandbox
|
RecComp/Lab2/CNN_Optimization/cnn_optimization/0_default_implementation/syn/verilog/convolve_kernel_fcud.v
| 1,880 |
module MODULE1
VAR11 = 2,
VAR1 = 4,
VAR2 = 32,
VAR14 = 32,
VAR21 = 32
)(
input wire clk,
input wire reset,
input wire VAR23,
input wire [VAR2-1:0] VAR24,
input wire [VAR14-1:0] VAR13,
output wire [VAR21-1:0] dout
);
wire VAR6;
wire VAR25;
wire VAR10;
wire [31:0] VAR22;
wire VAR9;
wire [31:0] VAR12;
wire VAR3;
wire [31:0] VAR7;
reg [VAR2-1:0] VAR5;
reg [VAR14-1:0] VAR17;
VAR26 VAR16 (
.VAR6 ( VAR6 ),
.VAR25 ( VAR25 ),
.VAR19 ( VAR10 ),
.VAR20 ( VAR22 ),
.VAR15 ( VAR9 ),
.VAR18 ( VAR12 ),
.VAR4 ( VAR3 ),
.VAR8 ( VAR7 )
);
assign VAR6 = clk;
assign VAR25 = VAR23;
assign VAR10 = 1'b1;
assign VAR22 = VAR5;
assign VAR9 = 1'b1;
assign VAR12 = VAR17;
assign dout = VAR7;
always @(posedge clk) begin
if (VAR23) begin
VAR5 <= VAR24;
VAR17 <= VAR13;
end
end
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/bufbuf/sky130_fd_sc_hs__bufbuf_8.v
| 1,903 |
module MODULE1 (
VAR5 ,
VAR4 ,
VAR6,
VAR2
);
output VAR5 ;
input VAR4 ;
input VAR6;
input VAR2;
VAR3 VAR1 (
.VAR5(VAR5),
.VAR4(VAR4),
.VAR6(VAR6),
.VAR2(VAR2)
);
endmodule
module MODULE1 (
VAR5,
VAR4
);
output VAR5;
input VAR4;
supply1 VAR6;
supply0 VAR2;
VAR3 VAR1 (
.VAR5(VAR5),
.VAR4(VAR4)
);
endmodule
|
apache-2.0
|
olajep/oh
|
src/adi/hdl/library/common/util_delay.v
| 2,632 |
module MODULE1 #(
parameter VAR1 = 1,
parameter VAR5 = 1) (
input clk,
input reset,
input din,
output [VAR1-1:0] dout);
reg [VAR1-1:0] VAR2[0:(VAR5-1)];
always @(posedge clk) begin
if (reset) begin
VAR2[0] <= 0;
end else begin
VAR2[0] <= din;
end
end
generate
genvar VAR4;
for (VAR4 = 1; VAR4 < VAR5; VAR4=VAR4+1) begin:VAR3
always @(posedge clk) begin
if (reset) begin
VAR2[VAR4] <= 0;
end else begin
VAR2[VAR4] <= VAR2[VAR4-1];
end
end
end
endgenerate
assign dout = VAR2[(VAR5-1)];
endmodule
|
mit
|
VerticalResearchGroup/miaow
|
src/verilog/rtl/decode/flag_generator.v
| 60,929 |
module MODULE1(
VAR8,
VAR26,
VAR15,
VAR11,
VAR32,
VAR31,
VAR27,
VAR10,
VAR22,
VAR25,
VAR13,
VAR33,
VAR6,
VAR12,
VAR19,
VAR3,
VAR20,
VAR16,
VAR9,
VAR30,
VAR5,
VAR24,
VAR17,
VAR28,
VAR23,
VAR29
);
input [31:0] VAR8;
input [1:0] VAR26;
output VAR15;
output VAR11;
output VAR32;
output VAR31;
output VAR27;
output VAR10;
output VAR22;
output VAR25;
output VAR13;
output VAR33;
output VAR6;
output VAR12;
output [2:0] VAR19;
output [2:0] VAR3;
output [2:0] VAR20;
output [2:0] VAR16;
output [2:0] VAR9;
output [2:0] VAR30;
output VAR5;
output VAR24;
output VAR17;
output VAR28;
output VAR23;
output VAR29;
reg VAR15;
reg VAR11;
reg VAR32;
reg VAR31;
reg VAR27;
reg VAR10;
reg VAR22;
reg VAR25;
reg VAR13;
reg VAR33;
reg VAR6;
reg VAR12;
reg [2:0] VAR19;
reg [2:0] VAR3;
reg [2:0] VAR20;
reg [2:0] VAR16;
reg [2:0] VAR9;
reg [2:0] VAR30;
reg VAR5;
reg VAR24;
reg VAR17;
reg VAR28;
reg VAR23;
reg VAR29;
wire [33:0] VAR34;
assign VAR34 = {VAR26,VAR8} & {2'b11,8'hff,15'b0,{9{1'b1}}};
always @(*)
begin
VAR15 <= 1'b0;
VAR11 <= 1'b0;
VAR32 <= 1'b0;
VAR31 <= 1'b0;
VAR27 <= 1'b0;
VAR10 <= 1'b0;
VAR22 <= 1'b0;
VAR25 <= 1'b0;
VAR13 <= 1'b0;
VAR33 <= 1'b0;
VAR6 <= 1'b0;
VAR12 <= 1'b0;
VAR19 <= VAR1;
VAR3 <= VAR1;
VAR20 <= VAR1;
VAR16 <= VAR1;
VAR9 <= VAR1;
VAR30 <= VAR1;
VAR5 <= 1'b0;
VAR24 <= 1'b0;
VAR17 <= 1'b0;
VAR28 <= 1'b0;
VAR29 <= 1'b0;
VAR23 <= 1'b0;
casex(VAR34)
{2'b10,8'd1,24'h0}:
begin
end
{2'b10,8'd1,24'h1}:
begin
VAR15 <= 1'b1;
end
{2'b10,8'd1,24'h2}:
begin
VAR32 <= 1'b1;
end
{2'b10,8'd1,24'h4}:
begin
VAR32 <= 1'b1;
VAR10 <= 1'b1;
end
{2'b10,8'd1,24'h5}:
begin
VAR32 <= 1'b1;
VAR10 <= 1'b1;
end
{2'b10,8'd1,24'h6}:
begin
VAR32 <= 1'b1;
VAR25 <= 1'b1;
end
{2'b10,8'd1,24'h7}:
begin
VAR32 <= 1'b1;
VAR25 <= 1'b1;
end
{2'b10,8'd1,24'h8}:
begin
VAR32 <= 1'b1;
VAR33 <= 1'b1;
end
{2'b10,8'd1,24'h9}:
begin
VAR32 <= 1'b1;
VAR33 <= 1'b1;
end
{2'b10,8'd1,24'ha}:
begin
VAR11 <= 1'b1;
end
{2'b10,8'd1,24'hc}:
begin
VAR31 <= 1'b1;
end
{2'b10,8'd2,24'h3}:
begin
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd2,24'h4}:
begin
VAR19 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd2,24'h5}:
begin
VAR10 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd2,24'h7}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd2,24'h8}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd2,24'hB}:
begin
VAR10 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd2,24'h19}:
begin
VAR10 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd2,24'h24}:
begin
VAR27 <= 1'b1;
VAR13 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd2,24'h25}:
begin
VAR27 <= 1'b1;
VAR13 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd2,24'h26}:
begin
VAR27 <= 1'b1;
VAR13 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd2,24'h27}:
begin
VAR27 <= 1'b1;
VAR13 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd2,24'h28}:
begin
VAR27 <= 1'b1;
VAR13 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd2,24'h29}:
begin
VAR27 <= 1'b1;
VAR13 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd2,24'h2a}:
begin
VAR27 <= 1'b1;
VAR13 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd2,24'h2b}:
begin
VAR27 <= 1'b1;
VAR13 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd4,24'h0}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'h1}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'h2}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'h3}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'h4}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'h5}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'h6}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'h7}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'h8}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'h9}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'ha}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd4,24'hb}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b10,8'd8,24'h0}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h1}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h2}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h3}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h4}:
begin
VAR27 <= 1'b1;
VAR10 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h5}:
begin
VAR27 <= 1'b1;
VAR10 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h6}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h7}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h8}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h9}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'hA}:
begin
VAR10 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'he}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'hf}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h10}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h11}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h12}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h13}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h14}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h15}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h16}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h17}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h18}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h19}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h1a}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h1b}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h1c}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h1d}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h1e}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h1f}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h20}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h21}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h22}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd8,24'h23}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b10,8'd8,24'h26}:
begin
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b10,8'd16,24'h0}:
begin
VAR9 <= VAR21;
end
{2'b10,8'd16,24'hf}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR28 <= 1'b1;
end
{2'b10,8'd16,24'h10}:
begin
VAR27 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR28 <= 1'b1;
end
{2'b01,8'd1,16'h0,8'b0???????}:
begin
VAR22 <= 1'b1;
VAR13 <= VAR8[4] ? 1'b1 : 1'b0;
VAR33 <= 1'b1;
VAR19 <= VAR8[5] ? VAR18 : VAR21;
VAR3 <= VAR8[5] ? VAR18 : VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd1,16'h0,8'b1???0???}:
begin
VAR22 <= 1'b1;
VAR13 <= VAR8[4] ? 1'b1 : 1'b0;
VAR33 <= 1'b1;
VAR19 <= VAR8[5] ? VAR18 : VAR21;
VAR3 <= VAR8[5] ? VAR18 : VAR21;
end
{2'b01,8'd2,24'h0}:
begin
end
{2'b01,8'd2,24'h1}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd2,24'h3}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h4}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h5}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h6}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h7}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h8}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'ha}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'hb}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'hf}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h10}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h15}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h16}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h20}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h21}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h22}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h23}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h24}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h25}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h26}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h27}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h28}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h2a}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h2c}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h2e}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h2f}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h30}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h31}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h32}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h33}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h34}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h35}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h36}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd2,24'h37}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd2,24'h38}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd2,24'h39}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd2,24'h3a}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd2,24'h3b}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd2,24'h3e}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd4,24'h0}:
begin
VAR25 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h1}:
begin
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h2}:
begin
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h3}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd4,24'h4}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd4,24'h5}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd4,24'h8}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd4,24'h9}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'ha}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'hb}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'hc}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'hf}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd4,24'h10}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd4,24'h20}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
VAR23 <= 1'b1;
end
{2'b01,8'd4,24'h11}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h12}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h13}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h14}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h15}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h16}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h17}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h18}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h19}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h1a}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h1b}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h1c}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h1d}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h1e}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h1f}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21; VAR16 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
VAR24 <= 1'b1;
VAR17 <= 1'b1;
end
{2'b01,8'd4,24'h25}:
begin
VAR22 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h26}:
begin
VAR22 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h27}:
begin
VAR22 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h28}:
begin
VAR22 <= 1'b1;
VAR25 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h29}:
begin
VAR22 <= 1'b1;
VAR25 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd4,24'h2a}:
begin
VAR22 <= 1'b1;
VAR25 <= 1'b1;
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd8,24'h125}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR30 <= VAR21;
end
{2'b01,8'd8,24'h126}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR30 <= VAR21;
end
{2'b01,8'd8,24'h127}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR30 <= VAR21;
end
{2'b01,8'd8,24'h128}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR30 <= VAR21;
end
{2'b01,8'd8,24'h129}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR30 <= VAR21;
end
{2'b01,8'd8,24'h12a}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR30 <= VAR21;
end
{2'b01,8'd16,16'h0,8'b0???????}:
begin
VAR13 <=VAR8[4] ? 1'b1 : 1'b0;
VAR33 <= 1'b1;
VAR19 <= VAR8[5] ? VAR18 : VAR21;
VAR3 <= VAR8[5] ? VAR18 : VAR21;
VAR9 <= VAR18;
VAR5 <= 1'b1;
VAR29 <= 1'b1;
end
{2'b01,8'd16,16'h0,8'b1???0???}:
begin
VAR13 <=VAR8[4] ? 1'b1 : 1'b0;
VAR33 <= 1'b1;
VAR19 <= VAR8[5] ? VAR18 : VAR21;
VAR3 <= VAR8[5] ? VAR18 : VAR21;
VAR9 <= VAR18;
VAR29 <= 1'b1;
end
{2'b01,8'd16,24'h100}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR18;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h101}:
begin
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h102}:
begin
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h103}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h104}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h105}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h108}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h109}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h10a}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h10b}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h10c}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h10f}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h110}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h111}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h112}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h113}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h114}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h115}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h116}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h117}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h118}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h119}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h11a}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h11b}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h11c}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h11d}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h11e}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h11f}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR16 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
VAR24 <= 1'b1;
end
{2'b01,8'd16,24'h141}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h142}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h143}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h148}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h149}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h14a}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h14b}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h14c}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR20 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h151}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h152}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h153}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h154}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h155}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h156}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h157}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h158}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h159}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h161}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b01,8'd16,24'h162}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b01,8'd16,24'h163}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
end
{2'b01,8'd16,24'h180}:
begin
end
{2'b01,8'd16,24'h181}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h183}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h184}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h185}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h186}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h187}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h188}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h18a}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h18b}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h18f}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h190}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h195}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h196}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1a0}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1a1}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1a2}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1a3}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1a4}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1a5}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1a6}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1a7}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1a8}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1aa}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1ac}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1ae}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1af}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1b0}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1b1}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1b2}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1b3}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1b4}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1b5}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1b6}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h1b7}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h1b8}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h1b9}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h1ba}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h1bb}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h1be}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h164}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h165}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h166}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h167}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR18;
VAR3 <= VAR18;
VAR9 <= VAR18;
VAR5 <= 1'b1;
end
{2'b01,8'd16,24'h169}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h16a}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h16b}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b01,8'd16,24'h16c}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b11,8'd1,24'h0}:
begin
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR21;
end
{2'b11,8'd1,24'h1}:
begin
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR18;
end
{2'b11,8'd1,24'h2}:
begin
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR14;
end
{2'b11,8'd1,24'h3}:
begin
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR7;
end
{2'b11,8'd1,24'h4}:
begin
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR9 <= VAR2;
end
{2'b11,8'd1,24'h8}:
begin
VAR19 <= VAR21;
VAR3 <= VAR14;
VAR9 <= VAR21;
end
{2'b11,8'd1,24'h9}:
begin
VAR19 <= VAR21;
VAR3 <= VAR14;
VAR9 <= VAR18;
end
{2'b11,8'd1,24'ha}:
begin
VAR19 <= VAR21;
VAR3 <= VAR14;
VAR9 <= VAR14;
end
{2'b11,8'd1,24'hb}:
begin
VAR19 <= VAR21;
VAR3 <= VAR14;
VAR9 <= VAR7;
end
{2'b11,8'd1,24'hc}:
begin
VAR19 <= VAR21;
VAR3 <= VAR14;
VAR9 <= VAR2;
end
{2'b11,8'd2,24'hd}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
end
{2'b11,8'd2,24'h36}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR9 <= VAR21;
end
{2'b11,8'd4,24'h0}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR20 <= VAR21;
VAR16 <= VAR14;
VAR9 <= VAR21;
end
{2'b11,8'd4,24'h1}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR20 <= VAR21;
VAR16 <= VAR14;
VAR9 <= VAR18;
end
{2'b11,8'd4,24'h2}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR20 <= VAR21;
VAR16 <= VAR14;
VAR9 <= VAR4;
end
{2'b11,8'd4,24'h3}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR20 <= VAR21;
VAR16 <= VAR14;
VAR9 <= VAR14;
end
{2'b11,8'd4,24'h4}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR21;
VAR20 <= VAR21;
VAR16 <= VAR14;
end
{2'b11,8'd4,24'h5}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR18;
VAR20 <= VAR21;
VAR16 <= VAR14;
end
{2'b11,8'd4,24'h6}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR4;
VAR20 <= VAR21;
VAR16 <= VAR14;
end
{2'b11,8'd4,24'h7}:
begin
VAR33 <= 1'b1;
VAR19 <= VAR21;
VAR3 <= VAR14;
VAR20 <= VAR21;
VAR16 <= VAR14;
end
endcase
end
endmodule
|
bsd-3-clause
|
secworks/sha256
|
src/rtl/sha256.v
| 8,433 |
module MODULE1(
input wire clk,
input wire VAR39,
input wire VAR38,
input wire VAR49,
input wire [7 : 0] address,
input wire [31 : 0] VAR44,
output wire [31 : 0] VAR52,
output wire VAR18
);
localparam VAR21 = 8'h00;
localparam VAR6 = 8'h01;
localparam VAR7 = 8'h02;
localparam VAR2 = 8'h08;
localparam VAR20 = 0;
localparam VAR17 = 1;
localparam VAR43 = 2;
localparam VAR23 = 8'h09;
localparam VAR29 = 0;
localparam VAR40 = 1;
localparam VAR54 = 8'h10;
localparam VAR19 = 8'h1f;
localparam VAR28 = 8'h20;
localparam VAR33 = 8'h27;
localparam VAR16 = 32'h73686132; localparam VAR42 = 32'h2d323536; localparam VAR8 = 32'h312e3830;
localparam VAR36 = 1'h0;
localparam VAR30 = 1'h1;
reg VAR5;
reg VAR50;
reg VAR13;
reg VAR3;
reg VAR27;
reg VAR51;
reg VAR14;
reg VAR31;
reg [31 : 0] VAR24 [0 : 15];
reg VAR9;
reg [255 : 0] VAR15;
reg VAR41;
wire VAR45;
wire [511 : 0] VAR47;
wire [255 : 0] VAR12;
wire VAR48;
reg [31 : 0] VAR11;
reg VAR10;
assign VAR47 = {VAR24[00], VAR24[01], VAR24[02], VAR24[03],
VAR24[04], VAR24[05], VAR24[06], VAR24[07],
VAR24[08], VAR24[09], VAR24[10], VAR24[11],
VAR24[12], VAR24[13], VAR24[14], VAR24[15]};
assign VAR52 = VAR11;
assign VAR18 = VAR10;
VAR37 VAR26(
.clk(clk),
.VAR39(VAR39),
.VAR22(VAR5),
.VAR1(VAR13),
.VAR25(VAR27),
.VAR34(VAR47),
.ready(VAR45),
.VAR4(VAR12),
.VAR32(VAR48)
);
always @ (posedge clk or negedge VAR39)
begin : VAR46
integer VAR35;
if (!VAR39)
begin
for (VAR35 = 0 ; VAR35 < 16 ; VAR35 = VAR35 + 1)
VAR24[VAR35] <= 32'h0;
VAR5 <= 0;
VAR13 <= 0;
VAR31 <= 0;
VAR27 <= VAR30;
VAR15 <= 256'h0;
VAR41 <= 0;
end
else
begin
VAR31 <= VAR45;
VAR41 <= VAR48;
VAR5 <= VAR50;
VAR13 <= VAR3;
if (VAR14)
VAR27 <= VAR51;
if (VAR48)
VAR15 <= VAR12;
if (VAR9)
VAR24[address[3 : 0]] <= VAR44;
end
end
always @*
begin : VAR53
VAR50 = 0;
VAR3 = 0;
VAR51 = 0;
VAR14 = 0;
VAR9 = 0;
VAR11 = 32'h0;
VAR10 = 0;
if (VAR38)
begin
if (VAR49)
begin
if (address == VAR2)
begin
VAR50 = VAR44[VAR20];
VAR3 = VAR44[VAR17];
VAR51 = VAR44[VAR43];
VAR14 = 1;
end
if ((address >= VAR54) && (address <= VAR19))
VAR9 = 1;
end
else
begin
if ((address >= VAR54) && (address <= VAR19))
VAR11 = VAR24[address[3 : 0]];
if ((address >= VAR28) && (address <= VAR33))
VAR11 = VAR15[(7 - (address - VAR28)) * 32 +: 32];
case (address)
VAR21:
VAR11 = VAR16;
VAR6:
VAR11 = VAR42;
VAR7:
VAR11 = VAR8;
VAR2:
VAR11 = {29'h0, VAR27, VAR13, VAR5};
VAR23:
VAR11 = {30'h0, VAR41, VAR31};
default:
begin
end
endcase end
end
end endmodule
|
bsd-2-clause
|
tmolteno/TART
|
hardware/FPGA/ddr_controller/spartan3/rtl/data_write.v
| 5,490 |
module MODULE1 (
VAR16,
VAR9,
VAR13,
VAR12,
VAR25,
VAR10,
VAR15,
VAR24,
VAR1,
VAR23,
VAR11
);
input [143:0]VAR16;
input VAR9;
input VAR13;
input VAR12;
input VAR25;
output VAR10;
output VAR15;
output [71:0]VAR24;
output [71:0]VAR1;
output [8:0]VAR23;
output [8:0]VAR11;
reg VAR10;
reg VAR15;
reg VAR19;
reg VAR17;
reg VAR8;
reg VAR20;
reg [143:0]VAR2;
reg [143:0]VAR6;
reg [143:0]VAR22;
reg [143:0]VAR4;
reg [143:0]VAR3;
reg [143:0]VAR18;
reg [143:0]VAR21;
reg [143:0]VAR14;
reg [71:0]VAR7;
reg [71:0]VAR5;
assign VAR23 = 9'b000000000;
assign VAR11 = 9'b000000000;
always@(posedge VAR9)
begin
if (VAR13 == 1'b1)
begin
VAR14 <= 144'd0;
VAR6 <= 144'd0;
VAR22 <= 144'd0;
VAR4 <= 144'd0;
VAR3 <= 144'd0;
VAR18 <= 144'd0;
VAR21 <= 144'd0;
VAR2 <= 144'd0;
end
else
begin
VAR14 <= VAR16;
VAR6 <= VAR14;
VAR22 <= VAR6;
VAR4 <= VAR22;
VAR3 <= VAR4;
VAR18 <= VAR3;
VAR21 <= VAR18;
VAR2 <= VAR21;
end
end
always@(negedge VAR9)
begin
if (VAR12 == 1'b1)
begin
VAR7 <= 72'd0;
VAR5 <= 72'd0;
end
else
begin
VAR7 <= VAR18[143:72];
VAR5 <= VAR7;
end
end
assign VAR1 = VAR5;
assign VAR24 = VAR2[71:0];
always@(posedge VAR9)
begin
if(VAR13== 1'b1)
begin
VAR19 <= 1'b0;
VAR17 <= 1'b0;
VAR8 <= 1'b0;
end
else
begin
VAR19 <= VAR25;
VAR17 <= VAR19;
VAR8 <= VAR17;
end
end
always@(negedge VAR9)
begin
if (VAR13 == 1'b1)
begin
VAR20 <= 1'b0;
VAR10 <= 1'b0;
VAR15 <= 1'b0;
end
else
begin
VAR20 <= VAR17; VAR10 <= VAR20; VAR15 <= VAR20;
end
end
endmodule
|
lgpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
models/udp_dlatch_pr_pp_pg/sky130_fd_sc_hs__udp_dlatch_pr_pp_pg.blackbox.v
| 1,384 |
module MODULE1 (
VAR6 ,
VAR5 ,
VAR4 ,
VAR2,
VAR1 ,
VAR3
);
output VAR6 ;
input VAR5 ;
input VAR4 ;
input VAR2;
input VAR1 ;
input VAR3 ;
endmodule
|
apache-2.0
|
kylemsguy/FPGA-Litecoin-Miner
|
experimental/CM1/hub_core.v
| 1,755 |
module MODULE1 (VAR6, VAR8, VAR9, VAR3, VAR7, VAR11);
parameter VAR10 = 2;
input VAR6;
input [VAR10-1:0] VAR8;
input [VAR10*32-1:0] VAR11;
output [31:0] VAR9;
output VAR3;
input VAR7;
reg VAR4;
assign VAR3 = VAR4;
reg [VAR10-1:0] VAR5 = 0;
reg [VAR2(VAR10)+1:0] VAR13 = 0;
reg [VAR10*32-1:0] VAR12;
assign VAR9 = VAR12[31:0];
reg [VAR10-1:0] VAR1;
always @(posedge VAR6)
begin
VAR5 <= (VAR5 & ~VAR1) | VAR8;
if (VAR13 == VAR10-1)
VAR13 <= 0;
end
else
VAR13 <= VAR13 + 1;
if (!VAR7 && VAR5[VAR13])
begin
VAR12 <= VAR11 >> VAR13*32;
VAR4 <= 1;
VAR1[VAR13] <= 1;
end
else
begin
VAR4 <= 0;
VAR1 <= 0;
end
end
endmodule
|
gpl-3.0
|
osrf/wandrr
|
firmware/motor_controller/fpga/eth_grx.v
| 2,660 |
module MODULE1
(input VAR37,
input [3:0] VAR48,
input VAR20,
input VAR31,
output [7:0] VAR40,
output VAR8,
output VAR36);
wire [7:0] VAR30;
wire VAR27;
wire VAR49;
VAR1 #(.VAR10(5)) VAR19
(.VAR18(~VAR20),
.VAR51({VAR31, VAR48}),
.VAR23({VAR49, VAR30[7:4]}),
.VAR46({VAR27, VAR30[3:0]}),
.VAR35(1'b0), .VAR6(1'b0), .VAR4(1'b1), .VAR53(1'b0), .VAR7(1'b0));
wire [4:0] VAR34;
wire [7:0] VAR54;
wire VAR44;
VAR15 VAR47
(.VAR37(VAR37), .en(|VAR34[4:2]), .rst(VAR34 == 5'h2),
.VAR40(1'b1), .VAR43(VAR44));
VAR45 #(.VAR33(8),
.VAR26(32),
.VAR13(5),
.VAR32("VAR29"),
.VAR5("VAR29"),
.VAR3("VAR39 VAR50")) VAR14
(.VAR9(~VAR20), .VAR11(VAR37),
.VAR22(VAR27), .VAR38(VAR44),
.VAR42(VAR30), .VAR43(VAR54),
.VAR24(VAR34),
.VAR35(1'b0));
wire VAR52 = VAR44; assign VAR40 = VAR54;
localparam VAR2 = 3, VAR41 = 3;
localparam VAR17 = 3'd0;
localparam VAR16 = 3'd1;
localparam VAR28 = 3'd2;
localparam VAR55 = 3'd3;
reg [VAR41+VAR2-1:0] VAR12;
wire [VAR2-1:0] state;
wire [VAR2-1:0] VAR21 = VAR12[VAR2+VAR41-1:VAR41];
VAR15 #(VAR2) VAR25(.VAR37(VAR37), .rst(1'b0), .en(1'b1), .VAR40(VAR21), .VAR43(state));
always @* begin
case (state)
VAR17:
if (VAR52 && VAR40 == 8'h55) VAR12 = { VAR16, 3'b000 };
end
else VAR12 = { VAR17 , 3'b000 };
VAR16:
if (VAR52 && VAR40 == 8'h55) VAR12 = { VAR16, 3'b000 };
else if (VAR52 && VAR40 == 8'hd5) VAR12 = { VAR28 , 3'b000 };
else VAR12 = { VAR17 , 3'b000 };
VAR28:
if (VAR52) VAR12 = { VAR28 , 3'b001 };
else VAR12 = { VAR55 , 3'b010 };
VAR55: VAR12 = { VAR17 , 3'b000 }; default: VAR12 = { VAR17 , 3'b000 };
endcase
end
assign VAR8 = VAR12[0];
assign VAR36 = VAR12[1];
endmodule
|
apache-2.0
|
mbus/mbus
|
mbus/verilog/no_pwr_gating_ben/mbus_master_sleep_ctrl_Ben.v
| 3,069 |
module MODULE1
(
output reg VAR20,
output VAR13,
output reg VAR1,
output VAR19,
output VAR17,
output VAR11,
output VAR14,
output VAR8,
input VAR16,
input VAR18,
input VAR6,
input VAR2,
input VAR10,
input VAR12,
input VAR3
);
reg VAR7;
reg VAR4;
assign VAR13 = ~VAR20;
assign VAR19 = ~VAR1;
reg VAR15;
assign VAR11 = ~VAR17;
reg VAR5;
assign VAR14 = VAR11 | VAR13;
assign VAR8 = VAR10 | VAR12 | VAR3;
always @ *
begin
if (VAR6 & ( VAR8 | ( VAR15 & ~VAR18 ))) VAR7 = 1'b1;
end
else
VAR7 = 1'b0;
end
always @ *
begin
if ((~VAR6) | ( VAR8 | (VAR15 & ~VAR18) | ~VAR2 ))
end
VAR4 <= 1'b1; else
VAR4 <= 1'b0;
end
wire VAR9 = VAR6 & VAR4;
always @ (negedge VAR9 or posedge VAR7)
begin
if (~VAR9)
VAR5 <= 1'b0;
end
else
VAR5 <= 1'b1;
end
always @ ( negedge VAR6 or posedge VAR16 )
begin
if( ~VAR6 )
VAR20 <= 1'b1;
end
else
VAR20 <= (VAR15 | (~VAR5));
end
always @ ( negedge VAR6 or posedge VAR16 )
begin
if( ~VAR6 )
VAR15 <= 1'b1;
end
else
VAR15 <= (VAR20 & (~VAR5));
end
assign VAR17 = VAR15 & ~ (VAR8 | (VAR15 & ~VAR18) );
always @ ( negedge VAR6 or posedge VAR16 )
begin
if( ~VAR6 )
VAR1 <= 1'b1;
end
else
VAR1 <= VAR20;
end
endmodule
|
apache-2.0
|
Given-Jiang/Gaussian_Filter_Altera_OpenCL_DE1-SoC
|
bin_Gaussian_Filter/ip/Gaussian_Filter/acl_fp_custom_reduced_normalize_double.v
| 12,128 |
module MODULE1(
VAR49, VAR43,
VAR41, VAR15, VAR24,
VAR22, VAR33, VAR32, VAR23,
enable,
VAR55, VAR34, VAR6);
parameter VAR38 = 1;
parameter VAR26 = 0;
parameter VAR19 = 1;
parameter VAR35 = 1;
parameter VAR52 = 1;
input VAR49, VAR43;
input VAR22, VAR33;
output VAR32, VAR23;
input enable;
input [56:0] VAR41;
input [11:0] VAR15; input VAR24;
output [55:0] VAR55; output [11:0] VAR34; output VAR6;
reg VAR12;
reg VAR4;
reg VAR54;
reg VAR42;
reg VAR44;
wire VAR5;
wire VAR46;
wire VAR17;
wire VAR27;
wire VAR47;
wire VAR31;
wire VAR14;
wire VAR51;
wire VAR18;
wire VAR36;
reg [56:0] VAR21;
reg [11:0] VAR30;
reg [5:0] VAR29;
reg VAR37;
reg VAR13;
reg VAR28;
reg [13:0] VAR20;
assign VAR31 = (VAR38 == 1) ? (~VAR12 | ~VAR5) : enable;
assign VAR32 = VAR12 & VAR5;
always@(posedge VAR49 or negedge VAR43)
begin
if (~VAR43)
begin
VAR21 <= 57'VAR10;
VAR30 <= 12'VAR10;
VAR37 <= 1'VAR50;
VAR13 <= 1'VAR50;
VAR28 <= 1'VAR50;
VAR20 <= 14'VAR10;
VAR29 <= 6'VAR10;
VAR12 <= 1'b0;
end
else if (VAR31)
begin
VAR12 <= VAR33;
VAR37 <= VAR24;
VAR30 <= VAR15;
VAR13 <= (&VAR15[10:1]) & ~VAR15[0];
VAR28 <= |VAR15[10:0];
VAR20 <= {|VAR41[55:52], |VAR41[51:48], |VAR41[47:44], |VAR41[43:40], |VAR41[39:36], |VAR41[35:32], |VAR41[31:28], |VAR41[27:24], |VAR41[23:20], |VAR41[19:16], |VAR41[15:12], |VAR41[11:8], |VAR41[7:4], |VAR41[3:0]};
if ((VAR52 == 0) && (VAR15 == 12'h7fe) && VAR41[56])
begin
VAR21[56] <= 1'b1;
VAR21[55:0] <= 56'd0;
end
else
VAR21 <= VAR41;
VAR29 <= VAR15[11] ? 6'd0 : ({6{|VAR15[10:6]}} | {VAR15[5:0] - 1'b1});
end
end
reg [55:0] VAR40;
reg [11:0] VAR2;
reg VAR39;
reg [4:0] VAR11;
reg [2:0] VAR45;
assign VAR14 = (VAR38 == 1) ? (~VAR4 | ~VAR46) : enable;
assign VAR5 = VAR4 & VAR46;
generate
if (VAR19 == 1)
begin
always@(posedge VAR49 or negedge VAR43)
begin
if (~VAR43)
begin
VAR40 <= 56'VAR10;
VAR2 <= 12'VAR10;
VAR39 <= 1'VAR50;
VAR45 <= 3'VAR10;
VAR11 <= 5'VAR10;
VAR4 <= 1'b0;
end
else if (VAR14)
begin
VAR4 <= VAR12;
VAR39 <= VAR37;
if (VAR21[56])
begin
VAR45 <= 3'b111;
if (VAR35 == 1)
VAR40 <= VAR21[56:1];
end
else
VAR40 <= {VAR21[56:2], |VAR21[1:0]};
VAR45 <= 3'b111;
VAR11 <= 4'd0;
if ((VAR13) && (VAR52 == 0))
VAR2 <= 12'hfff;
end
else
VAR2 <= VAR30 + {1'b0, ~VAR28, VAR28};
end
else
if (~(|VAR20[13:6]) && (VAR29[5]) && VAR28)
begin
VAR40 <= {VAR21[23:0], 32'd0};
VAR2 <= VAR30 - 7'd32;
VAR45 <= {|VAR20[5:4], |VAR20[3:2], |VAR20[1:0]};
VAR11 <= (VAR29[4:0]) & {5{VAR28}};
end
else
begin
VAR40 <= VAR21[55:0];
VAR2 <= VAR30;
VAR45 <= {|VAR20[13:12], |VAR20[11:10], |VAR20[9:8]};
VAR11 <= ({5{VAR29[5]}} | VAR29[4:0]) & {5{VAR28}};
end
end
end
end
else
begin
always@
begin
if (~|VAR25[55:53])
VAR16 = VAR53;
end
else if (~|VAR25[55:54])
VAR16 = {VAR53[1], VAR53[0] & ~VAR53[1]};
end
else if (~VAR25[55])
VAR16 = {1'b0, |VAR53};
else
VAR16 = 2'b00;
end
wire [55:0] VAR48 = VAR25 << VAR16;
always@(posedge VAR49 or negedge VAR43)
begin
if (~VAR43)
begin
VAR7 <= 56'VAR10;
VAR3 <= 12'VAR10;
VAR8 <= 1'VAR50;
VAR44 <= 1'b0;
end
else if (VAR36)
begin
VAR44 <= VAR42;
VAR8 <= VAR1;
VAR7 <= VAR48;
if (~VAR48[55] && ~VAR9[11])
begin
VAR3 <= 12'd0;
end
else
begin
VAR3 <= VAR9 - {1'b0, VAR16};
end
end
end
assign VAR55 = VAR7;
assign VAR34 = VAR3;
assign VAR6 = VAR8;
assign VAR23 = VAR44;
assign VAR47 = VAR22;
endmodule
|
mit
|
Nrpickle/ECE272
|
Lab5_TekBotSM/Source Files/Clock_Counter.v
| 1,250 |
module MODULE1(
input VAR3, input VAR1,
output reg VAR4
);
reg [18:0] VAR2;
always @ (posedge VAR3, negedge VAR1)
begin
VAR2 <= VAR2 + 1; if(!VAR1)
begin
VAR4 <= 0;
VAR2 <= 0; end
else
if(VAR2 >= 415999) begin VAR4 <= ~VAR4;
VAR2 <= 0; end
end
endmodule
|
mit
|
gralco/mojo-ide
|
Mojo IDE/build/shared/base/mojo-v2/source/serial_tx.v
| 1,932 |
module MODULE1 #(
parameter VAR13 = 50,
parameter VAR17 = 6
)(
input clk,
input rst,
output VAR9,
input VAR6,
output VAR22,
input [7:0] VAR15,
input VAR26
);
localparam VAR25 = 2;
localparam VAR3 = 2'd0,
VAR19 = 2'd1,
VAR7 = 2'd2,
VAR23 = 2'd3;
reg [VAR17-1:0] VAR10, VAR8;
reg [2:0] VAR18, VAR12;
reg [7:0] VAR11, VAR14;
reg [VAR25-1:0] VAR21, VAR1 = VAR3;
reg VAR16, VAR20;
reg VAR4, VAR24;
reg VAR5, VAR2;
assign VAR9 = VAR20;
assign VAR22 = VAR24;
always @(*) begin
VAR5 = VAR6;
VAR10 = VAR8;
VAR18 = VAR12;
VAR11 = VAR14;
VAR21 = VAR1;
VAR4 = VAR24;
case (VAR1)
VAR3: begin
if (VAR2) begin
VAR4 = 1'b1;
VAR16 = 1'b1;
end else begin
VAR4 = 1'b0;
VAR16 = 1'b1;
VAR18 = 3'b0;
VAR10 = 1'b0;
if (VAR26) begin
VAR11 = VAR15;
VAR21 = VAR19;
VAR4 = 1'b1;
end
end
end
VAR19: begin
VAR4 = 1'b1;
VAR10 = VAR8 + 1'b1;
VAR16 = 1'b0;
if (VAR8 == VAR13 - 1) begin
VAR10 = 1'b0;
VAR21 = VAR7;
end
end
VAR7: begin
VAR4 = 1'b1;
VAR16 = VAR14[VAR12];
VAR10 = VAR8 + 1'b1;
if (VAR8 == VAR13 - 1) begin
VAR10 = 1'b0;
VAR18 = VAR12 + 1'b1;
if (VAR12 == 7) begin
VAR21 = VAR23;
end
end
end
VAR23: begin
VAR4 = 1'b1;
VAR16 = 1'b1;
VAR10 = VAR8 + 1'b1;
if (VAR8 == VAR13 - 1) begin
VAR21 = VAR3;
end
end
default: begin
VAR21 = VAR3;
end
endcase
end
always @(posedge clk) begin
if (rst) begin
VAR1 <= VAR3;
VAR20 <= 1'b1;
end else begin
VAR1 <= VAR21;
VAR20 <= VAR16;
end
VAR2 <= VAR5;
VAR14 <= VAR11;
VAR12 <= VAR18;
VAR8 <= VAR10;
VAR24 <= VAR4;
end
endmodule
|
gpl-3.0
|
walkthetalk/fsref
|
ip/fsa_v2/src/include/fsa_stream_v2.v
| 8,113 |
module MODULE1 #(
parameter integer VAR93 = 24, parameter integer VAR12 = 1,
parameter integer VAR70 = 12,
parameter integer VAR75 = 12,
parameter integer VAR30 = 12, parameter integer VAR88 = 8,
parameter integer VAR34 = 1
)(
input clk,
input VAR73,
input wire [VAR70-1:0] VAR78 ,
input wire [VAR75-1:0] VAR3 ,
input wire VAR104 ,
input wire VAR99,
output wire VAR46 ,
output wire VAR8 ,
output wire [VAR30-1:0] VAR10 ,
input wire VAR86,
input wire VAR56,
input wire [VAR70-1:0] VAR53,
input wire [VAR70-1:0] VAR43,
input wire VAR72,
input wire [VAR70-1:0] VAR80,
input wire [VAR70-1:0] VAR48,
input wire VAR11 ,
input wire [VAR75-1:0] VAR96 ,
input wire VAR76 ,
input wire [VAR75-1:0] VAR62 ,
input wire VAR60,
input wire [VAR75-1:0] VAR103 ,
input wire VAR7,
input wire [VAR75-1:0] VAR5,
input wire [VAR70-1:0] VAR28,
input wire [VAR75-1:0] VAR55,
input wire [VAR70-1:0] VAR59,
input wire VAR91,
input wire [VAR75-1:0] VAR39 ,
input wire VAR102,
input wire [VAR75-1:0] VAR2,
input wire [VAR70-1:0] VAR52,
input wire [VAR75-1:0] VAR87,
input wire [VAR70-1:0] VAR64,
input wire VAR32,
input wire [VAR88*VAR34-1:0] VAR23,
input wire VAR29,
input wire VAR101,
output wire VAR6,
input wire [VAR75-1:0] VAR41,
input wire [VAR70-1:0] VAR68,
output wire VAR54,
output wire [VAR88*3-1:0] VAR13,
output wire VAR44,
output wire VAR95,
input wire VAR14
);
localparam integer VAR49 = 2 + VAR88*VAR34;
localparam integer VAR71 = 2 + VAR93;
localparam integer VAR26 = 0;
localparam integer VAR92 = 1;
localparam integer VAR83 = 2;
assign VAR46 = VAR104;
assign VAR8 = VAR32 && VAR6;
assign VAR10 = VAR41;
reg VAR35;
reg [VAR70-1:0] VAR51;
reg [VAR75-1:0] VAR90;
reg [VAR49-1:0] VAR36;
always @ (posedge clk) begin
if (VAR73 == 1'b0) begin
VAR35 <= 0;
VAR51 <= 0;
VAR90 <= 0;
VAR36 <= 0;
end
else begin
VAR35 <= VAR8;
VAR90 <= VAR41;
VAR51 <= VAR68;
VAR36 <= {VAR23, VAR101, VAR29};
end
end
reg VAR37;
reg [VAR70-1:0] VAR89;
reg [VAR75-1:0] VAR15;
reg [VAR49-1:0] VAR77;
always @ (posedge clk) begin
if (VAR73 == 1'b0) begin
VAR37 <= 0;
VAR89 <= 0;
VAR15 <= 0;
VAR77 <= 0;
end
else begin
VAR37 <= VAR35;
VAR15 <= VAR90;
VAR89 <= VAR51;
VAR77 <= VAR36;
end
end
reg VAR69;
reg [VAR70-1:0] VAR97;
reg [VAR75-1:0] VAR25;
reg [VAR49-1:0] VAR18;
always @ (posedge clk) begin
if (VAR73 == 1'b0) begin
VAR69 <= 0;
VAR97 <= 0;
VAR25 <= 0;
VAR18 <= 0;
end
else begin
VAR69 <= VAR37;
VAR97 <= VAR89;
VAR25 <= VAR15;
VAR18 <= VAR77;
end
end
reg VAR22;
reg [VAR70-1:0] VAR20;
reg [VAR49-1:0] VAR33;
reg VAR50;
reg VAR57;
reg VAR1;
reg VAR81;
reg VAR94;
reg VAR61;
reg VAR38;
reg VAR9;
reg VAR79;
reg VAR27;
always @ (posedge clk) begin
if (VAR73 == 1'b0) begin
VAR22 <= 0;
VAR20 <= 0;
VAR33 <= 0;
VAR50 <= 0;
VAR57 <= 0;
VAR1 <= 0;
VAR81 <= 0;
VAR94 <= 0;
VAR61 <= 0;
VAR38 <= 0;
VAR9 <= 0;
VAR79 <= 0;
VAR27 <= 0;
end
else begin
VAR22 <= VAR69;
VAR20 <= VAR97;
VAR33 <= VAR18;
VAR50 <= (VAR7 && VAR56) && ((VAR28 <= VAR97 && VAR97 < VAR53)
&& (VAR5 < VAR25 && VAR25 <= VAR96));
VAR57 <= (VAR7 && VAR56) && ((VAR59 >= VAR97 && VAR97 > VAR43)
&& (VAR55 < VAR25 && VAR25 <= VAR96));
VAR1 <= (VAR102 && VAR56) && ((VAR52 <= VAR97 && VAR97 < VAR53)
&& (VAR62 <= VAR25 && VAR25 < VAR2));
VAR81 <= (VAR102 && VAR56) && ((VAR64 >= VAR97 && VAR97 > VAR43)
&& (VAR62 <= VAR25 && VAR25 < VAR87));
VAR94 <= VAR60 && (VAR25 <= VAR103);
VAR9 <= VAR91 && (VAR25 >= VAR39);
VAR61 <= VAR7 && ((VAR25 <= VAR5) && (VAR97 < VAR53));
VAR38 <= VAR7 && ((VAR25 <= VAR55) && (VAR97 > VAR43));
VAR79 <= VAR102 && ((VAR25 >= VAR2) && (VAR97 < VAR53));
VAR27 <= VAR102 && ((VAR25 >= VAR87) && (VAR97 > VAR43));
end
end
reg VAR85;
reg [VAR71-1 : 0] VAR17;
always @ (posedge clk) begin
if (VAR73 == 1'b0) begin
VAR85 <= 0;
VAR17 <= 0;
end
else begin
VAR85 <= VAR22;
VAR17[VAR26] <= VAR33[VAR26];
VAR17[VAR92] <= VAR33[VAR92];
if (VAR99 && ((VAR11 && (VAR50 | VAR57))
|| (VAR76 && (VAR1 | VAR81)))) begin
VAR17[VAR83+VAR93-1:VAR83] <= VAR12;
end
else begin
if (VAR34 == 1) begin
VAR17[VAR83+VAR93-1:VAR83] <= {
VAR33[VAR49-1:VAR83],
VAR33[VAR49-1:VAR83],
VAR33[VAR49-1:VAR83]};
end
else if (VAR34 == 3) begin
VAR17[VAR83+VAR93-1:VAR83] <= VAR33[VAR49-1:VAR83];
end
else begin
VAR17[VAR83+VAR93-1:VAR83] <= 0;
end
end
end
end
wire VAR4;
wire [VAR71-1:0] VAR31;
wire VAR84;
wire VAR21;
wire[VAR71-1:0] VAR42;
wire VAR45;
VAR58 # (
.VAR100(3),
.VAR66(VAR71),
.VAR63(6),
.VAR40(1)
) VAR67 (
.clk(clk),
.rst(~VAR73),
.VAR24(VAR31),
.VAR16 (VAR4 ),
.VAR98(VAR42),
.VAR8 (VAR21 ),
.VAR47(),
.VAR65(VAR45),
.VAR82(VAR84),
.VAR74()
);
assign VAR4 = VAR85;
assign VAR31 = VAR17;
assign VAR21 = (~VAR54 || VAR14) && ~VAR45;
assign VAR6 = ~VAR84;
reg VAR19;
assign VAR54 = VAR19;
always @(posedge clk) begin
if (VAR73 == 0)
VAR19 <= 0;
end
else if (VAR21)
VAR19 <= 1;
else if (VAR14)
VAR19 <= 0;
end
assign VAR13 = VAR42[VAR71-1:VAR83];
assign VAR44 = VAR42[VAR26];
assign VAR95 = VAR42[VAR92];
endmodule
|
gpl-3.0
|
babykiss4ever/MipsCPU
|
CPU/sccomp_top.v
| 1,049 |
module MODULE1(VAR3, VAR5, VAR22, VAR12, VAR23, VAR9, VAR7, VAR11, VAR4, VAR17, VAR14, VAR8 );
input VAR3, VAR5;
output [31:0] VAR22, VAR12, VAR23, VAR9;
output [6:0] VAR7;
output [3:0] VAR11;
output VAR4;
input [4:0] VAR17;
input VAR14;
input VAR8;
wire VAR19;
MODULE2 MODULE2(VAR3, VAR5, VAR19);
wire [31:0] VAR16;
wire [31:0] VAR18;
wire [15:0] VAR2;
VAR21 VAR1( VAR19, VAR5, VAR12, VAR22, VAR23, VAR9, VAR17, VAR16 );
VAR10 VAR15(VAR16,VAR12,VAR14,VAR18);
VAR13 VAR20(VAR18[15:0],VAR18[31:16],VAR8, VAR2);
VAR6 VAR6( VAR2[15:0], VAR3, VAR5, VAR7, VAR11, VAR4 );
endmodule
module MODULE2(
input VAR3,
input VAR5,
output VAR19
);
reg [31:0] VAR24;
always @( posedge VAR3 or posedge VAR5) begin
if( VAR5 == 1 )
VAR24 = 0;
end
else
VAR24 = VAR24 + 1;
end
assign VAR19 = VAR24[21];
endmodule
|
apache-2.0
|
mlarouche/sd2snes
|
verilog/sd2snes_obc1/mcu_cmd.v
| 12,815 |
module MODULE1(
input clk,
input VAR17,
input VAR51,
input [7:0] VAR27,
input [7:0] VAR12,
output [2:0] VAR8,
output VAR43,
output VAR45,
output VAR18,
input VAR9,
output [7:0] VAR33,
input [7:0] VAR41,
output [7:0] VAR49,
input [31:0] VAR14,
input [2:0] VAR7,
output [23:0] VAR22,
output [23:0] VAR10,
output [23:0] VAR29,
output VAR54,
input VAR1,
input VAR26,
input [7:0] VAR44,
input VAR37,
output [1:0] VAR25,
output VAR4,
output [10:0] VAR48,
output [10:0] VAR16,
output reg VAR31,
output reg VAR36,
output [10:0] VAR35,
input VAR15,
output VAR55,
output VAR53,
output reg [2:0] VAR50 = 3'b000,
output reg VAR39 = 0,
output [13:0] VAR23,
input [7:0] VAR19,
output [5:0] VAR42,
output [5:0] VAR24,
output VAR34,
input [31:0] VAR32,
input [15:0] VAR28,
input [7:0] VAR6,
output [13:0] VAR13,
output VAR5,
output reg [7:0] VAR47,
output reg VAR30,
input VAR20,
input [7:0] VAR2,
output reg [7:0] VAR21,
output reg [8:0] VAR40,
output reg VAR3,
output reg [7:0] VAR11,
output reg [31:0] VAR38,
output reg VAR46,
output VAR52
);
|
gpl-2.0
|
wyvernSemi/lm32fpga
|
HDL/rtl/alt_lm32.v
| 22,033 |
module MODULE1 (
VAR224, VAR212, VAR96, VAR26,
VAR149,
VAR167,
VAR130, VAR156, VAR35, VAR114,
VAR157, VAR78,
VAR71, VAR69,
VAR98, VAR62, VAR94, VAR106, VAR23, VAR146, VAR141, VAR87, VAR112, VAR206, VAR172, VAR170,
VAR221, VAR178, VAR47, VAR165, VAR197, VAR219,
VAR92, VAR116, VAR54, VAR128, VAR204, VAR209, VAR129,
VAR132, VAR217, VAR34, VAR105,
VAR180, VAR44, VAR160, VAR210,
VAR30, VAR136,
VAR174, VAR115,
VAR118, VAR125, VAR138, VAR152, VAR133,
VAR10, VAR113, VAR51, VAR11, VAR7, VAR163,
VAR15, VAR6 );
parameter VAR109 = 20000;
parameter VAR70 = 1000000/(VAR109/1000);
input [1:0] VAR224; input [1:0] VAR212; input VAR96; input VAR26;
input [3:0] VAR149;
input [9:0] VAR167;
output [6:0] VAR130; output [6:0] VAR156; output [6:0] VAR35; output [6:0] VAR114;
output [7:0] VAR157; output [9:0] VAR78;
output VAR71; input VAR69;
inout [15:0] VAR98; output [11:0] VAR62; output VAR94; output VAR106; output VAR23; output VAR146; output VAR141; output VAR87; output VAR112; output VAR206; output VAR172; output VAR170;
inout [7:0] VAR221; output [21:0] VAR178; output VAR47; output VAR165; output VAR197; output VAR219;
inout [15:0] VAR92; output [17:0] VAR116; output VAR54; output VAR128; output VAR204; output VAR209; output VAR129;
inout VAR132; inout VAR217; inout VAR34; output VAR105;
inout VAR30; output VAR136;
input VAR174; input VAR115;
input VAR180; input VAR44; input VAR160; output VAR210;
output VAR118; output VAR125; output [3:0] VAR138; output [3:0] VAR152; output [3:0] VAR133;
output VAR10; input VAR113; output VAR51; output VAR11; inout VAR7; output VAR163;
inout [35:0] VAR15; inout [35:0] VAR6;
wire VAR55;
wire VAR65;
wire VAR225;
wire VAR41;
wire VAR63;
wire [17:0] VAR155;
wire [15:0] VAR123;
wire VAR151;
wire VAR211;
wire [15:0] VAR91;
wire [15:0] VAR147;
wire VAR32;
wire [21:0] VAR122;
wire VAR131;
wire VAR43;
wire [1:0] VAR169;
wire [VAR3] interrupt;
wire VAR67;
wire VAR61;
wire VAR81;
wire VAR20;
wire VAR173;
wire VAR181;
wire VAR45;
wire [31:0] VAR93;
wire [7:0] VAR49;
wire [31:0] VAR17;
wire [31:0] VAR213;
wire [31:0] VAR192;
wire [31:0] VAR119;
wire VAR171;
wire VAR18;
wire [3:0] VAR137;
wire VAR103;
wire [9:0] VAR153;
wire [31:0] VAR196;
wire VAR144;
wire VAR90;
wire VAR84;
wire [15:0] VAR107;
wire VAR85;
wire VAR21;
wire VAR139;
wire VAR120;
wire [35:0] VAR222;
wire [35:0] VAR68;
wire [35:0] VAR88;
wire [35:0] VAR73;
wire VAR95;
assign VAR178 = 22'h000000;
assign VAR47 = 1'b1;
assign VAR165 = 1'b1;
assign VAR197 = 1'b1;
assign VAR219 = 1'b1;
assign VAR105 = 1'b0;
assign VAR118 = 1'b0;
assign VAR125 = 1'b0;
assign VAR138 = 4'h0;
assign VAR152 = 4'h0;
assign VAR133 = 4'h0;
assign VAR11 = 1'b0;
assign VAR163 = 1'b0;
assign VAR221 = 8'VAR37;
assign VAR132 = 1'VAR124;
assign VAR217 = 1'VAR124;
assign VAR34 = 1'VAR124;
assign VAR10 = 1'VAR124;
assign VAR51 = 1'VAR124;
assign VAR7 = 1'VAR124;
assign VAR63 = VAR149[0];
assign VAR92 = VAR84 ? VAR107 : 16'VAR198;
genvar VAR60;
generate
for (VAR60 = 0; VAR60 < 36; VAR60 = VAR60 + 1)
begin : VAR99
assign VAR15[VAR60] = VAR88[VAR60] ? VAR222[VAR60] : 1'VAR124;
assign VAR6[VAR60] = VAR73[VAR60] ? VAR68[VAR60] : 1'VAR124;
end
endgenerate
assign VAR30 = VAR95 ? 1'VAR124 : 1'b0;
assign interrupt = {{VAR135-4{1'b0}}, VAR81, VAR61, VAR67};
assign VAR78 = VAR153 | {{9{1'b0}}, VAR144, ~VAR90, VAR169[0]};
assign VAR172 = VAR65;
VAR14 VAR226 (.VAR162 (VAR44),
.VAR12 (VAR41)
);
VAR148 VAR168 (.VAR2 (VAR96),
.VAR53 (VAR55),
.VAR57 (VAR65),
.VAR86 (VAR225)
);
VAR200 VAR66 (
.VAR220 (VAR55),
.VAR31 (VAR63),
.VAR210 (VAR210),
.VAR180 (VAR180),
.VAR160 (VAR160),
.VAR44 (VAR41),
.VAR64 (VAR157),
.VAR58 (VAR153),
.VAR199 (VAR196),
.VAR127 (VAR130),
.VAR76 (VAR156),
.VAR207 (VAR35),
.VAR121 (VAR114),
.VAR108 (VAR92),
.VAR203 (VAR123),
.VAR216 (VAR155),
.VAR74 (VAR211),
.VAR100 (VAR151),
.VAR186 (VAR169),
.VAR46 (VAR91),
.VAR16 (VAR147),
.VAR194 (VAR122),
.VAR150 (VAR32),
.VAR215 (VAR43),
.VAR177 (VAR131)
);
VAR89 VAR79 (.VAR55 (VAR55),
.VAR225 (VAR225),
.VAR63 (VAR63),
.VAR171 (VAR171),
.VAR50 (VAR85),
.VAR188 (VAR120),
.VAR103 (VAR103),
.VAR137 (VAR137),
.VAR20 (VAR173),
.VAR119 (VAR119),
.VAR213 (VAR213),
.VAR192 (VAR93),
.VAR169 (VAR169[0]),
.VAR211 (VAR211),
.VAR151 (VAR151),
.VAR155 (VAR155),
.VAR123 (VAR123),
.VAR91 (VAR91),
.VAR147 (VAR147),
.VAR122 (VAR122),
.VAR32 (VAR32),
.VAR43 (VAR43),
.VAR131 (VAR131),
.VAR196 (VAR196),
.VAR144 (VAR144),
.VAR90 (VAR90),
.VAR202 (VAR15),
.VAR158 (VAR6),
.VAR222 (VAR222),
.VAR68 (VAR68),
.VAR88 (VAR88),
.VAR73 (VAR73),
.VAR39 (VAR167),
.VAR195 (VAR149),
.VAR4 (VAR115),
.VAR182 (VAR174),
.VAR81 (VAR81),
.VAR97 (VAR30),
.VAR95 (VAR95),
.VAR136 (VAR136),
.VAR92 (VAR92),
.VAR107 (VAR107),
.VAR84 (VAR84),
.VAR116 (VAR116),
.VAR54 (VAR54),
.VAR128 (VAR128),
.VAR129 (VAR129),
.VAR204 (VAR204),
.VAR209 (VAR209)
);
VAR79.VAR79.VAR8 = 7,
VAR79.VAR79.VAR218 = 1,
VAR79.VAR79.VAR40 = 1;
VAR214 VAR13 (
.VAR55 (VAR55),
.VAR63 (VAR63),
.VAR119 (VAR119),
.VAR181 (VAR181),
.VAR45 (VAR45),
.VAR173 (VAR173),
.VAR18 (VAR18),
.VAR49 (VAR49),
.VAR17 (VAR17),
.VAR93 (VAR93),
.VAR85 (VAR85),
.VAR21 (VAR21),
.VAR139 (VAR139),
.VAR120 (VAR120),
.VAR20 (VAR20),
.VAR192 (VAR192)
);
VAR159 #(.VAR117 (50),
.VAR101 (115200))
VAR201 (
.VAR164 (VAR55),
.VAR110 (VAR90),
.VAR145 (VAR171),
.VAR5 (VAR21),
.VAR80 (VAR103),
.VAR176 (1'b0),
.VAR1 (3'b000),
.VAR190 (2'b00),
.VAR179 (VAR119[5:2]),
.VAR193 (VAR213[7:0]),
.VAR185 (VAR137[0]),
.VAR126 (VAR181),
.VAR189 (),
.VAR82 (),
.VAR56 (VAR49),
.VAR19 (VAR67),
.VAR111 (VAR69),
.VAR154 (VAR71)
);
VAR142 #(.VAR24(32),
.VAR9(0))
VAR27 (
.VAR205 (VAR55),
.VAR175 (VAR90),
.VAR42 (VAR119),
.VAR48 (VAR213),
.VAR77 (VAR103),
.VAR134 (VAR139),
.VAR29 (VAR171),
.VAR59 (3'b000),
.VAR22 (2'b00),
.VAR161 (1'b0),
.VAR52 (VAR137),
.VAR102 (VAR17),
.VAR38 (VAR45),
.VAR33 (),
.VAR187 (),
.VAR75 (VAR61),
.VAR83 (),
.VAR104 ()
);
VAR140 VAR72 (
.VAR55 (VAR55),
.VAR90 (VAR90),
.interrupt (interrupt),
.VAR183 (VAR20),
.VAR143 (VAR119),
.VAR191 (VAR171),
.VAR208 (VAR192),
.VAR25 (VAR213),
.VAR28 (VAR137),
.VAR36 (VAR18),
.VAR166 (VAR103)
);
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/lpflow_clkinvkapwr/sky130_fd_sc_hd__lpflow_clkinvkapwr.behavioral.pp.v
| 1,878 |
module MODULE1 (
VAR6 ,
VAR4 ,
VAR3,
VAR13 ,
VAR9 ,
VAR11 ,
VAR8
);
output VAR6 ;
input VAR4 ;
input VAR3;
input VAR13 ;
input VAR9 ;
input VAR11 ;
input VAR8 ;
wire VAR12 ;
wire VAR7;
not VAR5 (VAR12 , VAR4 );
VAR2 VAR10 (VAR7, VAR12, VAR3, VAR9);
buf VAR1 (VAR6 , VAR7 );
endmodule
|
apache-2.0
|
mrehkopf/sd2snes
|
verilog/sd2snes_gsu/ipcore_dir/gsu_fmult.v
| 10,130 |
module MODULE2 (
clk, VAR18, VAR28, VAR21
);
input clk;
output [31 : 0] VAR18;
input [15 : 0] VAR28;
input [15 : 0] VAR21;
wire \VAR70/VAR82 ;
wire \VAR70/VAR80 ;
wire \VAR70/VAR78 ;
wire \VAR70/VAR9 ;
wire \VAR70/VAR55 ;
wire \VAR70/VAR88 ;
wire \VAR70/VAR10 ;
wire \VAR70/VAR63 ;
wire \VAR70/VAR19 ;
wire \VAR70/VAR42 ;
wire \VAR70/VAR116 ;
wire \VAR70/VAR61 ;
wire \VAR70/VAR100 ;
wire \VAR70/VAR1 ;
wire \VAR70/VAR45 ;
wire \VAR70/VAR104 ;
wire \VAR70/VAR30 ;
wire \VAR70/VAR49 ;
wire \VAR70/VAR66 ;
wire \VAR70/VAR95 ;
wire \VAR70/VAR67 ;
wire \VAR70/VAR69 ;
wire \VAR70/VAR14 ;
wire \VAR70/VAR74 ;
wire \VAR70/VAR32 ;
wire \VAR70/VAR58 ;
wire \VAR70/VAR99 ;
wire \VAR70/VAR13 ;
wire \VAR70/VAR2 ;
wire \VAR70/VAR4 ;
wire \VAR70/VAR52 ;
wire \VAR70/VAR31 ;
wire \VAR70/VAR68 ;
wire \VAR70/VAR44 ;
wire \VAR89/VAR33<34>VAR16 ;
wire \VAR89/VAR33<33>VAR16 ;
wire \VAR89/VAR33<32>VAR16 ;
wire \VAR89/VAR33<31>VAR16 ;
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR11 (
.VAR65(clk),
.VAR115(\VAR70/VAR31 ),
.VAR81(VAR18[0])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR60 (
.VAR65(clk),
.VAR115(\VAR70/VAR67 ),
.VAR81(VAR18[1])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR120 (
.VAR65(clk),
.VAR115(\VAR70/VAR42 ),
.VAR81(VAR18[2])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR103 (
.VAR65(clk),
.VAR115(\VAR70/VAR10 ),
.VAR81(VAR18[3])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR7 (
.VAR65(clk),
.VAR115(\VAR70/VAR88 ),
.VAR81(VAR18[4])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR92 (
.VAR65(clk),
.VAR115(\VAR70/VAR55 ),
.VAR81(VAR18[5])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR57 (
.VAR65(clk),
.VAR115(\VAR70/VAR9 ),
.VAR81(VAR18[6])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR117 (
.VAR65(clk),
.VAR115(\VAR70/VAR78 ),
.VAR81(VAR18[7])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR96 (
.VAR65(clk),
.VAR115(\VAR70/VAR80 ),
.VAR81(VAR18[8])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR79 (
.VAR65(clk),
.VAR115(\VAR70/VAR82 ),
.VAR81(VAR18[9])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR26 (
.VAR65(clk),
.VAR115(\VAR70/VAR52 ),
.VAR81(VAR18[10])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR62 (
.VAR65(clk),
.VAR115(\VAR70/VAR4 ),
.VAR81(VAR18[11])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR75 (
.VAR65(clk),
.VAR115(\VAR70/VAR2 ),
.VAR81(VAR18[12])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR114 (
.VAR65(clk),
.VAR115(\VAR70/VAR13 ),
.VAR81(VAR18[13])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR109 (
.VAR65(clk),
.VAR115(\VAR70/VAR99 ),
.VAR81(VAR18[14])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR108 (
.VAR65(clk),
.VAR115(\VAR70/VAR58 ),
.VAR81(VAR18[15])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR105 (
.VAR65(clk),
.VAR115(\VAR70/VAR32 ),
.VAR81(VAR18[16])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR48 (
.VAR65(clk),
.VAR115(\VAR70/VAR74 ),
.VAR81(VAR18[17])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR111 (
.VAR65(clk),
.VAR115(\VAR70/VAR14 ),
.VAR81(VAR18[18])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR119 (
.VAR65(clk),
.VAR115(\VAR70/VAR69 ),
.VAR81(VAR18[19])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR23 (
.VAR65(clk),
.VAR115(\VAR70/VAR95 ),
.VAR81(VAR18[20])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR56 (
.VAR65(clk),
.VAR115(\VAR70/VAR66 ),
.VAR81(VAR18[21])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR43 (
.VAR65(clk),
.VAR115(\VAR70/VAR49 ),
.VAR81(VAR18[22])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR98 (
.VAR65(clk),
.VAR115(\VAR70/VAR30 ),
.VAR81(VAR18[23])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR110 (
.VAR65(clk),
.VAR115(\VAR70/VAR104 ),
.VAR81(VAR18[24])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR50 (
.VAR65(clk),
.VAR115(\VAR70/VAR45 ),
.VAR81(VAR18[25])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR3 (
.VAR65(clk),
.VAR115(\VAR70/VAR1 ),
.VAR81(VAR18[26])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR39 (
.VAR65(clk),
.VAR115(\VAR70/VAR100 ),
.VAR81(VAR18[27])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR113 (
.VAR65(clk),
.VAR115(\VAR70/VAR61 ),
.VAR81(VAR18[28])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR94 (
.VAR65(clk),
.VAR115(\VAR70/VAR116 ),
.VAR81(VAR18[29])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR86 (
.VAR65(clk),
.VAR115(\VAR70/VAR19 ),
.VAR81(VAR18[30])
);
VAR101 #(
.VAR24 ( 1'b0 ))
\VAR70/VAR17 (
.VAR65(clk),
.VAR115(\VAR70/VAR63 ),
.VAR81(VAR18[31])
);
VAR72 \VAR70/VAR106 (
.VAR65(clk),
.VAR38(\VAR70/VAR68 ),
.VAR34(\VAR70/VAR44 ),
.VAR46({VAR28[15], VAR28[15], VAR28[15], VAR28[14], VAR28[13], VAR28[12], VAR28[11], VAR28[10], VAR28[9], VAR28[8], VAR28[7], VAR28[6], VAR28[5], VAR28[4], VAR28[3], VAR28[2], VAR28[1], VAR28[0]}),
.VAR77({VAR21[15], VAR21[15], VAR21[15], VAR21[14], VAR21[13], VAR21[12], VAR21[11], VAR21[10], VAR21[9], VAR21[8], VAR21[7], VAR21[6], VAR21[5], VAR21[4], VAR21[3], VAR21[2], VAR21[1], VAR21[0]}),
.VAR47({\VAR70/VAR63 , \VAR89/VAR33<34>VAR16 , \VAR89/VAR33<33>VAR16 ,
\VAR89/VAR33<32>VAR16 , \VAR89/VAR33<31>VAR16 , \VAR70/VAR19 , \VAR70/VAR116
, \VAR70/VAR61 , \VAR70/VAR100 , \VAR70/VAR1 , \VAR70/VAR45 , \VAR70/VAR104 ,
\VAR70/VAR30 , \VAR70/VAR49 , \VAR70/VAR66 , \VAR70/VAR95 , \VAR70/VAR69 ,
\VAR70/VAR14 , \VAR70/VAR74 , \VAR70/VAR32 , \VAR70/VAR58 , \VAR70/VAR99 ,
\VAR70/VAR13 , \VAR70/VAR2 , \VAR70/VAR4 , \VAR70/VAR52 , \VAR70/VAR82 ,
\VAR70/VAR80 , \VAR70/VAR78 , \VAR70/VAR9 , \VAR70/VAR55 , \VAR70/VAR88 ,
\VAR70/VAR10 , \VAR70/VAR42 , \VAR70/VAR67 , \VAR70/VAR31 })
);
VAR40 \VAR70/VAR112 (
.VAR47(\VAR70/VAR68 )
);
VAR83 \VAR70/VAR87 (
.VAR22(\VAR70/VAR44 )
);
endmodule
module MODULE1 ();
parameter VAR36 = 100000;
parameter VAR20 = 0;
wire VAR5;
wire VAR121;
wire VAR107;
wire VAR27;
tri1 VAR102;
tri (weak1, strong0) VAR76 = VAR102;
wire VAR15;
wire VAR59;
reg VAR8;
reg VAR6;
reg VAR51;
wire VAR84;
wire VAR91;
wire VAR73;
wire VAR118;
wire VAR35;
reg VAR64;
reg VAR25;
reg VAR41;
reg VAR37;
reg VAR29;
reg VAR122 = 0;
reg VAR90 = 0 ;
reg VAR85 = 0;
reg VAR71 = 0;
reg VAR53 = 1'VAR12;
reg VAR97 = 1'VAR12;
reg VAR54 = 1'VAR12;
reg VAR93 = 1'VAR12;
assign (weak1, weak0) VAR5 = VAR8;
assign (weak1, weak0) VAR121 = VAR6;
assign (weak1, weak0) VAR27 = VAR51;
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/or4bb/sky130_fd_sc_hdll__or4bb.functional.v
| 1,422 |
module MODULE1 (
VAR7 ,
VAR5 ,
VAR8 ,
VAR10,
VAR1
);
output VAR7 ;
input VAR5 ;
input VAR8 ;
input VAR10;
input VAR1;
wire VAR2;
wire VAR4;
nand VAR3 (VAR2, VAR1, VAR10 );
or VAR9 (VAR4, VAR8, VAR5, VAR2);
buf VAR6 (VAR7 , VAR4 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/nand4bb/sky130_fd_sc_lp__nand4bb.behavioral.pp.v
| 2,000 |
module MODULE1 (
VAR8 ,
VAR2 ,
VAR9 ,
VAR15 ,
VAR3 ,
VAR16,
VAR4,
VAR14 ,
VAR7
);
output VAR8 ;
input VAR2 ;
input VAR9 ;
input VAR15 ;
input VAR3 ;
input VAR16;
input VAR4;
input VAR14 ;
input VAR7 ;
wire VAR6 ;
wire VAR13 ;
wire VAR10;
nand VAR11 (VAR6 , VAR3, VAR15 );
or VAR12 (VAR13 , VAR9, VAR2, VAR6 );
VAR5 VAR1 (VAR10, VAR13, VAR16, VAR4);
buf VAR17 (VAR8 , VAR10 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/a211o/sky130_fd_sc_lp__a211o.blackbox.v
| 1,360 |
module MODULE1 (
VAR1 ,
VAR8,
VAR3,
VAR5,
VAR9
);
output VAR1 ;
input VAR8;
input VAR3;
input VAR5;
input VAR9;
supply1 VAR6;
supply0 VAR2;
supply1 VAR7 ;
supply0 VAR4 ;
endmodule
|
apache-2.0
|
grvmind/amber-cycloneiii
|
trunk/hw/vlog/system/wb_xs6_ddr3_bridge.v
| 8,752 |
module MODULE1 #(
parameter VAR35 = 32,
parameter VAR3 = 4
)(
input VAR41,
input VAR20,
input [31:0] VAR5,
input [VAR3-1:0] VAR33,
input VAR28,
output reg [VAR35-1:0] VAR21 = 'd0,
input [VAR35-1:0] VAR29,
input VAR46,
input VAR31,
output VAR10,
output VAR4,
output VAR15, output reg [2:0] VAR42 = 'd0, output reg [29:0] VAR14 = 'd0, input VAR16,
input VAR39, output VAR13, output reg [15:0] VAR32 = 'd0, output reg [127:0] VAR34 = 'd0, input [127:0] VAR45, input VAR12
);
wire VAR19;
wire VAR7;
reg VAR44;
reg VAR6;
reg VAR1 = 'd0;
reg [29:0] VAR17;
reg VAR27 = 1'd0;
reg VAR23 = 'd0;
reg VAR8 = 1'd1;
reg VAR25 = 'd0;
reg VAR36 = 'd0;
wire VAR26;
reg VAR43 = 1'd0;
reg [VAR3-1:0] VAR24 = 'd0;
reg [VAR35-1:0] VAR11 = 'd0;
reg [31:0] VAR40 = 'd0;
wire [VAR3-1:0] VAR37;
wire [VAR35-1:0] VAR38;
wire [31:0] VAR9;
assign VAR19 = VAR31 && VAR28 && !VAR6;
assign VAR7 = VAR31 && !VAR28 && VAR8;
assign VAR4 = 'd0;
always @( posedge VAR41 )
VAR27 <= VAR16;
always @( posedge VAR41 )
if ( !VAR16 )
begin
VAR14 <= {VAR17[29:4], 4'd0};
VAR25 <= ( VAR44 || VAR6 );
VAR42 <= VAR44 ? 3'd0 : 3'd1;
end
assign VAR15 = VAR25 && !VAR16;
always @( posedge VAR41 )
if ( VAR16 && VAR19 )
begin
VAR43 <= 1'd1;
VAR24 <= VAR33;
VAR11 <= VAR29;
VAR40 <= VAR5;
end
else if ( !VAR16 )
VAR43 <= 1'd0;
assign VAR37 = VAR43 ? VAR24 : VAR33;
assign VAR38 = VAR43 ? VAR11 : VAR29;
assign VAR9 = VAR43 ? VAR40 : VAR5;
generate
if (VAR35 == 32) begin :VAR22
always @( posedge VAR41 )
if ( !VAR16 )
begin
VAR36 <= VAR19 || VAR43;
VAR32 <= VAR9[3:2] == 2'd0 ? { 12'hfff, ~VAR37 } :
VAR9[3:2] == 2'd1 ? { 8'hff, ~VAR37, 4'hf } :
VAR9[3:2] == 2'd2 ? { 4'hf, ~VAR37, 8'hff } :
{ ~VAR37, 12'hfff } ;
VAR34 <= {4{VAR38}};
end
end
else begin : VAR2
always @( posedge VAR41 )
if ( !VAR16 )
begin
VAR36 <= VAR19;
VAR32 <= ~VAR37;
VAR34 <= VAR38;
end
end
endgenerate
assign VAR13 = VAR36 && !VAR16;
always @( posedge VAR41 )
begin
if ( VAR23 )
VAR8 <= 1'd1;
end
else if ( VAR7 )
VAR8 <= 1'd0;
if ( !VAR16 )
begin
VAR44 <= VAR19;
VAR6 <= VAR7;
VAR17 <= VAR20 ? {5'd0, VAR5[24:0]} : VAR5[29:0];
end
if ( VAR7 )
VAR1 <= 1'd1;
else if ( VAR23 )
VAR1 <= 1'd0;
if ( VAR12 == 1'd0 && VAR1 )
VAR23 <= 1'd1;
else
VAR23 <= 1'd0;
end
generate
if (VAR35 == 32) begin :VAR30
always @( posedge VAR41 )
if ( !VAR12 && VAR1 )
VAR21 <= VAR5[3:2] == 2'd0 ? VAR45[ 31: 0] :
VAR5[3:2] == 2'd1 ? VAR45[ 63:32] :
VAR5[3:2] == 2'd2 ? VAR45[ 95:64] :
VAR45[127:96] ;
end
else begin : VAR18
always @( posedge VAR41 )
if ( !VAR12 && VAR1 )
VAR21 <= VAR45;
end
endgenerate
assign VAR26 = VAR19 && !VAR43;
assign VAR10 = ( VAR31 && VAR23 ) || VAR26;
endmodule
|
gpl-2.0
|
olajep/oh
|
src/adi/hdl/library/common/ad_mem.v
| 2,732 |
module MODULE1 #(
parameter VAR10 = 16,
parameter VAR8 = 5) (
input VAR3,
input VAR7,
input [(VAR8-1):0] VAR11,
input [(VAR10-1):0] VAR5,
input VAR9,
input VAR4,
input [(VAR8-1):0] VAR2,
output reg [(VAR10-1):0] VAR6);
reg [(VAR10-1):0] VAR1[0:((2**VAR8)-1)];
always @(posedge VAR3) begin
if (VAR7 == 1'b1) begin
VAR1[VAR11] <= VAR5;
end
end
always @(posedge VAR9) begin
if (VAR4 == 1'b1) begin
VAR6 <= VAR1[VAR2];
end
end
endmodule
|
mit
|
monotone-RK/FACE
|
MCSoC-15/16-way_4-parallel/ise/ipcore_dir/dram/user_design/rtl/clocking/mig_7series_v1_9_clk_ibuf.v
| 4,796 |
module MODULE1 #
(
parameter VAR13 = "VAR8",
parameter VAR15 = "VAR5"
)
(
input VAR4, input VAR16,
input VAR22,
output VAR19
);
wire VAR17 ;
generate
if (VAR13 == "VAR8") begin: VAR23
VAR14 #
(
.VAR7 (VAR15),
.VAR12 ("VAR11")
)
VAR10
(
.VAR20 (VAR4),
.VAR21 (VAR16),
.VAR9 (VAR17)
);
end else if (VAR13 == "VAR2") begin: VAR3
VAR18 #
(
.VAR12 ("VAR11")
)
VAR10
(
.VAR20 (VAR22),
.VAR9 (VAR17)
);
end else if (VAR13 == "VAR6") begin: VAR1
assign VAR17 = VAR22;
end
endgenerate
assign VAR19 = VAR17;
endmodule
|
mit
|
pwwu/FPGA
|
VGAbased/final/vga_game_text.v
| 9,561 |
module MODULE1
(
input wire clk,
input wire [1:0] VAR16,
input wire [3:0] VAR21, VAR6,
input wire [9:0] VAR19, VAR3,
output wire [3:0] VAR1,
output reg [2:0] VAR10
);
wire [10:0] VAR14;
reg [6:0] VAR27, VAR23, VAR26,
VAR15, VAR33;
reg [3:0] VAR5;
wire [3:0] VAR11, VAR20, VAR30, VAR9;
reg [2:0] VAR18;
wire [2:0] VAR24, VAR13,VAR31, VAR29;
wire [7:0] VAR25;
wire VAR12, VAR32, VAR2, VAR28, VAR7;
wire [5:0] VAR17;
VAR22 VAR4
(.clk(clk), .addr(VAR14), .VAR8(VAR25));
assign VAR32 = (VAR3[9:5]==0) && (VAR19[9:4]<16);
assign VAR11 = VAR3[4:1];
assign VAR24 = VAR19[3:1];
always @*
case (VAR19[7:4])
4'h0: VAR23 = 7'h53; 4'h1: VAR23 = 7'h63; 4'h2: VAR23 = 7'h6f; 4'h3: VAR23 = 7'h72; 4'h4: VAR23 = 7'h65; 4'h5: VAR23 = 7'h3a; 4'h6: VAR23 = {3'b011, VAR6}; 4'h7: VAR23 = {3'b011, VAR21}; 4'h8: VAR23 = 7'h00; 4'h9: VAR23 = 7'h00; 4'ha: VAR23 = 7'h42; 4'hb: VAR23 = 7'h61; 4'hc: VAR23 = 7'h6c; 4'hd: VAR23 = 7'h6c; 4'he: VAR23 = 7'h3a; 4'hf: VAR23 = {5'b01100, VAR16};
endcase
assign VAR2 = (VAR3[9:7]==2) &&
(3<=VAR19[9:6]) && (VAR19[9:6]<=6);
assign VAR20 = VAR3[6:3];
assign VAR13 = VAR19[5:3];
always @*
case (VAR19[8:6])
3'o3: VAR26 = 7'h57; 3'o4: VAR26 = 7'h50; 3'o5: VAR26 = 7'h50; default: VAR26 = 7'h57; endcase
assign VAR28 = (VAR19[9:7]==2) && (VAR3[9:6]==2);
assign VAR30 = VAR3[3:0];
assign VAR31 = VAR19[2:0];
assign VAR17 = {VAR3[5:4], VAR19[6:3]};
always @*
case (VAR17)
6'h00: VAR15 = 7'h33;
6'h01: VAR15 = 7'h31;
6'h02: VAR15 = 7'h32;
6'h03: VAR15 = 7'h30;
6'h04: VAR15 = 7'h31;
6'h05: VAR15 = 7'h30;
6'h06: VAR15 = 7'h33;
6'h07: VAR15 = 7'h37;
6'h08: VAR15 = 7'h39;
6'h09: VAR15 = 7'h35;
6'h0A: VAR15 = 7'h20;
6'h0B: VAR15 = 7'h20;
6'h0C: VAR15 = 7'h20;
6'h0D: VAR15 = 7'h20;
6'h0E: VAR15 = 7'h20;
6'h0F: VAR15 = 7'h20;
6'h10: VAR15 = 7'h50;
6'h11: VAR15 = 7'h65;
6'h12: VAR15 = 7'h6E;
6'h13: VAR15 = 7'h67;
6'h14: VAR15 = 7'h77;
6'h15: VAR15 = 7'h65;
6'h16: VAR15 = 7'h69;
6'h17: VAR15 = 7'h20;
6'h18: VAR15 = 7'h57;
6'h19: VAR15 = 7'h75;
6'h1A: VAR15 = 7'h20;
6'h1B: VAR15 = 7'h20;
6'h1C: VAR15 = 7'h20;
6'h1D: VAR15 = 7'h20;
6'h1E: VAR15 = 7'h20;
6'h1F: VAR15 = 7'h20;
6'h20: VAR15 = 7'h33;
6'h21: VAR15 = 7'h31;
6'h22: VAR15 = 7'h32;
6'h23: VAR15 = 7'h30;
6'h24: VAR15 = 7'h31;
6'h25: VAR15 = 7'h30;
6'h26: VAR15 = 7'h32;
6'h27: VAR15 = 7'h33;
6'h28: VAR15 = 7'h35;
6'h29: VAR15 = 7'h38;
6'h2A: VAR15 = 7'h20;
6'h2B: VAR15 = 7'h20;
6'h2C: VAR15 = 7'h20;
6'h2D: VAR15 = 7'h20;
6'h2E: VAR15 = 7'h20;
6'h2F: VAR15 = 7'h20;
6'h30: VAR15 = 7'h57;
6'h31: VAR15 = 7'h65;
6'h32: VAR15 = 7'h69;
6'h33: VAR15 = 7'h20;
6'h34: VAR15 = 7'h43;
6'h35: VAR15 = 7'h68;
6'h36: VAR15 = 7'h65;
6'h37: VAR15 = 7'h6E;
6'h38: VAR15 = 7'h67;
6'h39: VAR15 = 7'h20;
6'h3A: VAR15 = 7'h20;
6'h3B: VAR15 = 7'h20;
6'h3C: VAR15 = 7'h20;
6'h3D: VAR15 = 7'h20;
6'h3E: VAR15 = 7'h20;
6'h3F: VAR15 = 7'h20;
endcase
assign VAR7 = (VAR3[9:6]==3) &&
(5<=VAR19[9:5]) && (VAR19[9:5]<=13);
assign VAR9 = VAR3[5:2];
assign VAR29 = VAR19[4:2];
always @*
case(VAR19[8:5])
4'h5: VAR33 = 7'h47; 4'h6: VAR33 = 7'h61; 4'h7: VAR33 = 7'h6d; 4'h8: VAR33 = 7'h65; 4'h9: VAR33 = 7'h00; 4'ha: VAR33 = 7'h4f; 4'hb: VAR33 = 7'h76; 4'hc: VAR33 = 7'h65; default: VAR33 = 7'h72; endcase
always @*
begin
VAR10 = 3'b110; if (VAR32)
begin
VAR27 = VAR23;
VAR5 = VAR11;
VAR18 = VAR24;
if (VAR12)
VAR10 = 3'b001;
end
else if (VAR28)
begin
VAR27 = VAR15;
VAR5 = VAR30;
VAR18 = VAR31;
if (VAR12)
VAR10 = 3'b001;
end
else if (VAR2)
begin
VAR27 = VAR26;
VAR5 = VAR20;
VAR18 = VAR13;
if (VAR12)
VAR10 = 3'b011;
end
else begin
VAR27 = VAR33;
VAR5 = VAR9;
VAR18 = VAR29;
if (VAR12)
VAR10 = 3'b001;
end
end
assign VAR1 = {VAR32, VAR2, VAR28, VAR7};
assign VAR14 = {VAR27, VAR5};
assign VAR12 = VAR25[~VAR18];
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/a22oi/sky130_fd_sc_hd__a22oi_1.v
| 2,352 |
module MODULE1 (
VAR7 ,
VAR1 ,
VAR8 ,
VAR4 ,
VAR11 ,
VAR9,
VAR2,
VAR3 ,
VAR6
);
output VAR7 ;
input VAR1 ;
input VAR8 ;
input VAR4 ;
input VAR11 ;
input VAR9;
input VAR2;
input VAR3 ;
input VAR6 ;
VAR5 VAR10 (
.VAR7(VAR7),
.VAR1(VAR1),
.VAR8(VAR8),
.VAR4(VAR4),
.VAR11(VAR11),
.VAR9(VAR9),
.VAR2(VAR2),
.VAR3(VAR3),
.VAR6(VAR6)
);
endmodule
module MODULE1 (
VAR7 ,
VAR1,
VAR8,
VAR4,
VAR11
);
output VAR7 ;
input VAR1;
input VAR8;
input VAR4;
input VAR11;
supply1 VAR9;
supply0 VAR2;
supply1 VAR3 ;
supply0 VAR6 ;
VAR5 VAR10 (
.VAR7(VAR7),
.VAR1(VAR1),
.VAR8(VAR8),
.VAR4(VAR4),
.VAR11(VAR11)
);
endmodule
|
apache-2.0
|
PeterMagnusson/modexp
|
src/rtl/blockmem_rw32_r128.v
| 5,579 |
module MODULE1(
input wire clk,
input wire VAR6,
input wire [07 : 0] VAR3,
input wire [31 : 0] VAR7,
output wire [31 : 0] VAR11,
input wire [05 : 0] VAR26,
output wire [127 : 0] VAR27
);
reg [31 : 0] VAR18 [0 : 63];
reg [31 : 0] VAR4 [0 : 63];
reg [31 : 0] VAR10 [0 : 63];
reg [31 : 0] VAR1 [0 : 63];
reg [31 : 0] VAR21;
reg [31 : 0] VAR28;
reg [31 : 0] VAR24;
reg [31 : 0] VAR12;
reg [31 : 0] VAR5;
reg [31 : 0] VAR22;
reg [31 : 0] VAR17;
reg [31 : 0] VAR20;
reg [31 : 0] VAR16;
reg VAR9;
reg VAR25;
reg VAR23;
reg VAR8;
assign VAR11 = VAR21;
assign VAR27 = {VAR16, VAR20,
VAR17, VAR22};
always @ (posedge clk)
begin : VAR13
if (VAR9)
VAR18[VAR3[7 : 2]] <= VAR7;
VAR28 <= VAR18[VAR3[7 : 2]];
VAR22 <= VAR18[VAR26];
end
always @ (posedge clk)
begin : VAR2
if (VAR25)
VAR4[VAR3[7 : 2]] <= VAR7;
VAR24 <= VAR4[VAR3[7 : 2]];
VAR17 <= VAR4[VAR26];
end
always @ (posedge clk)
begin : VAR15
if (VAR23)
VAR10[VAR3[7 : 2]] <= VAR7;
VAR12 <= VAR10[VAR3[7 : 2]];
VAR20 <= VAR10[VAR26];
end
always @ (posedge clk)
begin : VAR19
if (VAR8)
VAR1[VAR3[7 : 2]] <= VAR7;
VAR5 <= VAR1[VAR3[7 : 2]];
VAR16 <= VAR1[VAR26];
end
always @*
begin : VAR14
VAR9 = 1'b0;
VAR25 = 1'b0;
VAR23 = 1'b0;
VAR8 = 1'b0;
case (VAR3[1 : 0])
0:
begin
VAR21 = VAR28;
VAR9 = VAR6;
end
1:
begin
VAR21 = VAR24;
VAR25 = VAR6;
end
2:
begin
VAR21 = VAR12;
VAR23 = VAR6;
end
3:
begin
VAR21 = VAR5;
VAR8 = VAR6;
end
default:
begin
end
endcase end
endmodule
|
bsd-2-clause
|
bobnewgard/fcs
|
ver/uut_512_top.v
| 11,746 |
module MODULE1
(
output wire [31:0] VAR49,
output wire [31:0] VAR35,
output wire [31:0] VAR69,
output wire [15:0] VAR7,
output wire VAR22,
input wire [511:0] VAR10,
input wire [5:0] VAR8,
input wire VAR27,
input wire VAR64,
input wire VAR80
);
localparam VAR44 = 1'b0;
localparam VAR37 = 1'b1;
localparam [511:0] VAR16 = {512{VAR44}};
localparam [511:0] VAR76 = {512{VAR37}};
reg [511:0] VAR25 = VAR16[511:0];
reg [5:0] VAR39 = VAR16[5:0];
reg VAR36 = VAR44;
reg VAR75 = VAR44;
reg [15:0] VAR52 = VAR16[15:0];
reg [31:0] VAR58 = VAR16[31:0];
reg [511:0] VAR6 = VAR16[511:0];
reg [5:0] VAR61 = VAR16[5:0];
reg VAR34 = VAR44;
reg VAR65 = VAR44;
reg [15:0] VAR12 = VAR16[15:0];
reg [31:0] VAR21 = VAR16[31:0];
reg VAR20 = VAR44;
reg [511:0] VAR71 = VAR16[511:0];
reg [5:0] VAR63 = VAR16[5:0];
reg VAR78 = VAR44;
reg [15:0] VAR47 = VAR16[15:0];
reg [31:0] VAR11 = VAR16[31:0];
reg [31:0] VAR42 = VAR16[31:0];
reg [511:256] VAR33 = VAR16[511:256];
reg [4:0] VAR28 = VAR16[4:0];
reg VAR60 = VAR44;
reg [15:0] VAR5 = VAR16[15:0];
reg [31:0] VAR29 = VAR16[31:0];
reg [31:0] VAR38 = VAR16[31:0];
reg [511:384] VAR1 = VAR16[511:384];
reg [3:0] VAR30 = VAR16[3:0];
reg VAR15 = VAR44;
reg [15:0] VAR14 = VAR16[15:0];
reg [31:0] VAR54 = VAR16[31:0];
reg [31:0] VAR23 = VAR16[31:0];
reg [511:448] VAR72 = VAR16[511:448];
reg [2:0] VAR68 = VAR16[2:0];
reg VAR4 = VAR44;
reg [15:0] VAR57 = VAR16[15:0];
reg [31:0] VAR31 = VAR16[31:0];
reg [31:0] VAR74 = VAR16[31:0];
reg [511:480] VAR70 = VAR16[511:480];
reg [1:0] VAR77 = VAR16[1:0];
reg VAR66 = VAR44;
reg [15:0] VAR2 = VAR16[15:0];
reg [31:0] VAR41 = VAR16[31:0];
reg [31:0] VAR79 = VAR16[31:0];
reg [511:496] VAR17 = VAR16[511:496];
reg VAR56 = VAR44;
reg VAR3 = VAR44;
reg [15:0] VAR46 = VAR16[15:0];
reg [31:0] VAR32 = VAR16[31:0];
reg [31:0] VAR26 = VAR16[31:0];
reg VAR51 = VAR44;
reg [15:0] VAR43 = VAR16[15:0];
reg [31:0] VAR9 = VAR16[31:0];
reg [31:0] VAR55 = VAR16[31:0];
reg VAR18 = VAR44;
reg [15:0] VAR48 = VAR16[15:0];
reg [31:0] VAR24 = VAR16[31:0];
reg [31:0] VAR13 = VAR16[31:0];
reg [31:0] VAR81 = VAR16[31:0];
wire VAR45 = &{VAR44, VAR17[503:496], VAR44};
always @ (posedge VAR80) begin
VAR25[511-:512] <= VAR10[511-:512];
VAR39[5:0] <= 6'd0;
VAR36 <= VAR27;
VAR75 <= VAR44;
if (VAR27) begin
VAR52[15:0] <= 16'd64;
end else if (VAR8[5:0] != VAR16[5:0]) begin
VAR52[15:0] <= VAR52[15:0] + {10'b0,VAR8[5:0]};
end else begin
VAR52[15:0] <= VAR52[15:0] + 16'd64;
end
if (VAR64) begin
case (VAR8[5:0])
6'd0 : VAR39[5:0] <= 6'd60;
6'd1 : VAR39[5:0] <= 6'd0;
6'd2 : VAR39[5:0] <= 6'd0;
6'd3 : VAR39[5:0] <= 6'd0;
6'd4 : VAR39[5:0] <= 6'd0;
default : VAR39[5:0] <= VAR8[5:0] - 4;
endcase
case (VAR8[5:0])
6'd1 : VAR75 <= VAR44;
6'd2 : VAR75 <= VAR44;
6'd3 : VAR75 <= VAR44;
6'd4 : VAR75 <= VAR44;
default : VAR75 <= VAR64;
endcase
case (VAR8[5:0])
6'd0 : VAR58[31:0] <= VAR10[31:0];
6'd1 : VAR58[31:0] <= VAR16[31:0];
6'd2 : VAR58[31:0] <= VAR16[31:0];
6'd3 : VAR58[31:0] <= VAR16[31:0];
6'd4 : VAR58[31:0] <= VAR16[31:0];
default : VAR58[31:0] <= VAR10[(511-(({3'b0,VAR8[5:0]}-4)*8))-:32];
endcase
end
VAR6[511-:512] <= VAR25[511-:512];
VAR61[5:0] <= 6'd0;
VAR34 <= VAR36;
VAR65 <= VAR44;
VAR20 <= VAR44;
case (VAR8[5:0])
6'd1 : VAR12[15:0] <= VAR52[15:0] + 16'd1;
6'd2 : VAR12[15:0] <= VAR52[15:0] + 16'd2;
6'd3 : VAR12[15:0] <= VAR52[15:0] + 16'd3;
6'd4 : VAR12[15:0] <= VAR52[15:0] + 16'd4;
default : VAR12[15:0] <= VAR52[15:0];
endcase
if (VAR64) begin
case (VAR8[5:0])
6'd1 : VAR61[5:0] <= 6'd61;
6'd2 : VAR61[5:0] <= 6'd62;
6'd3 : VAR61[5:0] <= 6'd63;
6'd4 : VAR61[5:0] <= 6'd0;
default : VAR61[5:0] <= VAR39;
endcase
case (VAR8[5:0])
6'd1 : VAR65 <= VAR37;
6'd2 : VAR65 <= VAR37;
6'd3 : VAR65 <= VAR37;
6'd4 : VAR65 <= VAR37;
default : VAR65 <= VAR75;
endcase
case (VAR8[5:0])
6'd1 : VAR21[31:0] <= {VAR25[23:0], VAR10[511-:8]};
6'd2 : VAR21[31:0] <= {VAR25[15:0], VAR10[511-:16]};
6'd3 : VAR21[31:0] <= {VAR25[7:0], VAR10[511-:24]};
6'd4 : VAR21[31:0] <= VAR10[511-:32];
default : VAR21[31:0] <= VAR58[31:0];
endcase
case (VAR8[5:0])
6'd1 : VAR20 <= VAR37;
6'd2 : VAR20 <= VAR37;
6'd3 : VAR20 <= VAR37;
6'd4 : VAR20 <= VAR37;
default : VAR20 <= VAR44;
endcase
end else if (VAR20 == VAR44) begin
VAR61[5:0] <= VAR39;
VAR65 <= VAR75;
VAR21[31:0] <= VAR58[31:0];
end
VAR71[511-:512] <= VAR6[511-:512];
VAR63[5:0] <= VAR61[5:0];
VAR78 <= VAR65;
VAR47[15:0] <= VAR12[15:0];
VAR42[31:0] <= VAR21[31:0];
if ((VAR34 == VAR37) && (VAR61[5:0] == VAR16[5:0])) begin
VAR11[31:0] <= VAR19(VAR6[511:0], VAR76[31:0]);
end else if (VAR34 == VAR37) begin
VAR11[31:0] <= VAR76[31:0];
end else if (VAR61[5:0] == VAR16[5:0]) begin
VAR11[31:0] <= VAR19(VAR6[511:0], VAR11[31:0]);
end
VAR28[4:0] <= VAR63[4:0];
VAR60 <= VAR78;
VAR5[15:0] <= VAR47[15:0];
VAR38[31:0] <= VAR42[31:0];
if (VAR63[5] == VAR37) begin
VAR29[31:0] <= VAR50(VAR71[511-:256], VAR11[31:0]);
VAR33[511-:256] <= VAR71[(511-256)-:256];
end else begin
VAR29[31:0] <= VAR11[31:0];
VAR33[511-:256] <= VAR71[511-:256];
end
VAR30[3:0] <= VAR28[3:0];
VAR15 <= VAR60;
VAR14[15:0] <= VAR5[15:0];
VAR23[31:0] <= VAR38[31:0];
if (VAR28[4] == VAR37) begin
VAR54[31:0] <= VAR67(VAR33[511-:128], VAR29[31:0]);
VAR1[511-:128] <= VAR33[(511-128)-:128];
end else begin
VAR54[31:0] <= VAR29[31:0];
VAR1[511-:128] <= VAR33[511-:128];
end
VAR68[2:0] <= VAR30[2:0];
VAR4 <= VAR15;
VAR57[15:0] <= VAR14[15:0];
VAR74[31:0] <= VAR23[31:0];
if (VAR30[3] == VAR37) begin
VAR31[31:0] <= VAR59(VAR1[511-:64], VAR54[31:0]);
VAR72[511-:64] <= VAR1[(511-64)-:64];
end else begin
VAR31[31:0] <= VAR54[31:0];
VAR72[511-:64] <= VAR1[511-:64];
end
VAR77[1:0] <= VAR68[1:0];
VAR66 <= VAR4;
VAR2[15:0] <= VAR57[15:0];
VAR79[31:0] <= VAR74[31:0];
if (VAR68[2] == VAR37) begin
VAR41[31:0] <= VAR40(VAR72[511-:32], VAR31[31:0]);
VAR70[511-:32] <= VAR72[(511-32)-:32];
end else begin
VAR41[31:0] <= VAR31[31:0];
VAR70[511-:32] <= VAR72[511-:32];
end
VAR17[7:0] <= VAR70[15:8];
VAR56 <= VAR77[0];
VAR3 <= VAR66;
VAR46[15:0] <= VAR2[15:0];
VAR26[31:0] <= VAR79[31:0];
if (VAR77[1] == VAR37) begin
VAR32[31:0] <= VAR73(VAR70[511-:16], VAR41[31:0]);
VAR17[511-:16] <= VAR70[(511-16)-:16];
end else begin
VAR32[31:0] <= VAR41[31:0];
VAR17[511-:16] <= VAR70[511-:16];
end
VAR51 <= VAR3;
VAR43[15:0] <= VAR46[15:0];
VAR55[31:0] <= VAR26[31:0];
if (VAR56 == VAR37) begin
VAR9[31:0] <= VAR53(VAR17[511-:8], VAR32[31:0]);
end else begin
VAR9[31:0] <= VAR32[31:0];
end
VAR18 <= VAR51;
VAR48[15:0] <= VAR43[15:0];
VAR13[31:0] <= VAR55[31:0];
VAR24[31:0] <= VAR62(VAR9[31:0]);
VAR81[31:0] <= VAR40(VAR55[31:0], VAR9[31:0]);
end
always @ (*) begin
VAR22 = VAR18;
VAR7[15:0] = VAR48[15:0];
VAR49[31:0] = VAR81[31:0];
VAR35[31:0] = VAR13[31:0];
VAR69[31:0] = VAR24[31:0];
end
endmodule
|
gpl-3.0
|
camsoupa/cc3000
|
cc3000fpga/component/Actel/DirectCore/CoreAPB3/4.0.100/rtl/vlog/core_obfuscated/coreapb3_iaddr_reg.v
| 2,639 |
module
MODULE1
(
VAR1
,
VAR6
,
VAR4
,
VAR5
,
VAR10
,
VAR9
,
VAR11
,
VAR3
,
VAR7
)
;
parameter
[
5
:
0
]
VAR2
=
32
;
parameter
[
5
:
0
]
VAR12
=
32
;
input
VAR1
;
input
VAR6
;
input
VAR4
;
input
VAR5
;
input
[
31
:
0
]
VAR10
;
input
VAR9
;
input
[
31
:
0
]
VAR11
;
output
[
31
:
0
]
VAR3
;
output
[
31
:
0
]
VAR7
;
reg
[
31
:
0
]
VAR3
;
reg
[
31
:
0
]
VAR7
;
always
@
(
posedge
VAR1
or
negedge
VAR6
)
begin
if
(
!
VAR6
)
begin
VAR7
<=
32
'VAR8
0
;
end
else
begin
if
(
VAR5
&&
VAR4
&&
VAR9
)
begin
if
(
VAR2
==
32
)
begin
if
(
VAR10
[
VAR12
-
4
-
1
:
0
]
==
{
VAR12
-
4
{
1
'VAR8
0
}
}
)
begin
VAR7
<=
VAR11
;
end
end
if
(
VAR2
==
16
)
begin
if
(
VAR10
[
VAR12
-
4
-
1
:
4
]
==
{
VAR12
-
4
-
4
{
1
'VAR8
0
}
}
)
begin
case
(
VAR10
[
3
:
0
]
)
4
'VAR8
0000
:
VAR7
[
15
:
0
]
<=
VAR11
[
15
:
0
]
;
4
'VAR8
0100
:
VAR7
[
31
:
16
]
<=
VAR11
[
15
:
0
]
;
4
'VAR8
1000
:
VAR7
<=
VAR7
;
4
'VAR8
1100
:
VAR7
<=
VAR7
;
endcase
end
end
if
(
VAR2
==
8
)
begin
if
(
VAR10
[
VAR12
-
4
-
1
:
4
]
==
{
VAR12
-
4
-
4
{
1
'VAR8
0
}
}
)
begin
case
(
VAR10
[
3
:
0
]
)
4
'VAR8
0000
:
VAR7
[
7
:
0
]
<=
VAR11
[
7
:
0
]
;
4
'VAR8
0100
:
VAR7
[
15
:
8
]
<=
VAR11
[
7
:
0
]
;
4
'VAR8
1000
:
VAR7
[
23
:
16
]
<=
VAR11
[
7
:
0
]
;
4
'VAR8
1100
:
VAR7
[
31
:
24
]
<=
VAR11
[
7
:
0
]
;
endcase
end
end
end
end
end
always
@(*)
begin
VAR3
=
32
'VAR8
0
;
if
(
VAR2
==
32
)
begin
if
(
VAR10
[
VAR12
-
4
-
1
:
0
]
==
{
VAR12
-
4
{
1
'VAR8
0
}
}
)
begin
VAR3
=
VAR7
;
end
end
if
(
VAR2
==
16
)
begin
if
(
VAR10
[
VAR12
-
4
-
1
:
4
]
==
{
VAR12
-
4
-
4
{
1
'VAR8
0
}
}
)
begin
case
(
VAR10
[
3
:
0
]
)
4
'VAR8
0000
:
VAR3
[
15
:
0
]
=
VAR7
[
15
:
0
]
;
4
'VAR8
0100
:
VAR3
[
15
:
0
]
=
VAR7
[
31
:
16
]
;
4
'VAR8
1000
:
VAR3
=
32
'VAR8
0
;
4
'VAR8
1100
:
VAR3
=
32
'VAR8
0
;
endcase
end
end
if
(
VAR2
==
8
)
begin
if
(
VAR10
[
VAR12
-
4
-
1
:
4
]
==
{
VAR12
-
4
-
4
{
1
'VAR8
0
}
}
)
begin
case
(
VAR10
[
3
:
0
]
)
4
'VAR8
0000
:
VAR3
[
7
:
0
]
=
VAR7
[
7
:
0
]
;
4
'VAR8
0100
:
VAR3
[
7
:
0
]
=
VAR7
[
15
:
8
]
;
4
'VAR8
1000
:
VAR3
[
7
:
0
]
=
VAR7
[
23
:
16
]
;
4
'VAR8
1100
:
VAR3
[
7
:
0
]
=
VAR7
[
31
:
24
]
;
endcase
end
end
end
endmodule
|
mit
|
sorgelig/ZX_Spectrum-128K_MIST
|
sys/scandoubler.v
| 4,040 |
module MODULE1 #(parameter VAR31, parameter VAR20)
(
input VAR25,
input VAR8,
input VAR13,
input VAR19,
input VAR12,
input VAR7,
input VAR22,
input [VAR42:0] VAR24,
input [VAR42:0] VAR23,
input [VAR42:0] VAR34,
input VAR21,
output reg VAR35,
output VAR29,
output [VAR42:0] VAR41,
output [VAR42:0] VAR16,
output [VAR42:0] VAR1
);
localparam VAR42 = VAR20 ? 2 : 5;
assign VAR29 = VAR7;
reg [2:0] VAR5;
reg [2:0] VAR36;
reg [7:0] VAR33 = 0;
wire [7:0] VAR28 = VAR33 + 1'b1;
reg VAR38, VAR32;
reg VAR6;
wire VAR10 = VAR12 | VAR22;
always @(posedge VAR25) begin
reg VAR44;
reg [2:0] VAR9;
reg [7:0] VAR17, VAR11 = 0;
VAR44 <= VAR8;
if(~&VAR33) VAR33 <= VAR33 + 1'd1;
VAR32 <= 0;
VAR38 <= 0;
if((VAR28 == VAR11) || (VAR28 == VAR17) || (VAR28 == (VAR17+VAR11))) begin
VAR5 <= VAR5 + 1'd1;
VAR32 <= 1;
end
if(~VAR44 & VAR8) begin
VAR17 <= {1'b0, VAR28[7:1]};
VAR11 <= {2'b00, VAR28[7:2]};
VAR38 <= 1;
VAR32 <= 1;
VAR33 <= 0;
VAR5 <= VAR5 + 1'd1;
VAR9 <= VAR9 + 1'd1;
if(VAR13) begin
VAR5 <= 0;
VAR36 <= VAR9 + 1'd1;
VAR9 <= 0;
VAR6 <= 0;
end
if(VAR10) VAR6 <= 1;
end
end
reg VAR3;
always @ begin
case(VAR36)
2: VAR4 = VAR15[10:1];
4: VAR4 = VAR15[10:2];
default: VAR4 = VAR15;
endcase
end
reg [10:0] VAR15;
reg [1:0] VAR39;
always @(posedge VAR25) begin
reg [11:0] VAR30,VAR27,VAR37;
reg [10:0] VAR26;
reg [11:0] VAR2;
reg VAR18, VAR14, VAR40, VAR43;
if(VAR38) begin
VAR18 <= VAR12;
VAR43 <= VAR10;
if(VAR43 && !VAR10) VAR37 <= {VAR26,1'b1};
if(VAR18 && !VAR12) begin
VAR30 <= {VAR26,1'b1};
VAR26 <= 0;
if(VAR43 && !VAR10) VAR37 <= {10'd0,1'b1};
end else begin
VAR26 <= VAR26 + 1'd1;
end
if(!VAR18 && VAR12) VAR27 <= {VAR26,1'b1};
VAR40 <= VAR7;
if(VAR40 && ~VAR7) VAR39 <= 0;
end
if(VAR32) begin
VAR14 <= VAR12;
VAR2 <= VAR2 + 1'd1;
VAR15 <= VAR15 + 1'd1;
if(VAR14 && !VAR12) VAR2 <= VAR30;
if(VAR2 == VAR30) VAR2 <= 0;
if(VAR2 == VAR30) VAR35 <= 0;
if(VAR2 == VAR27) VAR35 <= 1;
if(VAR2 == VAR37) VAR15 <= 0;
if(VAR2 == VAR37) VAR39 <= VAR39 + 1'd1;
end
end
endmodule
|
gpl-2.0
|
TalentlessAlpaca/Automated_Vacuum_Cleaner
|
j1_soc/hdl/Ultrasonico/ultrasonic_control.v
| 1,513 |
module MODULE1 (
input clk ,
input enable ,
input VAR4 ,
output reg VAR14 ,
output [15:0] VAR15
) ;
reg [2:0] state ;
reg VAR13 ;
reg VAR8 ;
reg VAR7 ;
wire [31:0] VAR3 ;
wire VAR1 ;
localparam VAR16 = 3'b000 ;
localparam VAR5 = 3'b001 ;
localparam VAR11 = 3'b010 ;
localparam VAR6 = 3'b011 ;
always @ ( negedge clk )
if ( enable )
case ( state )
VAR16:
state <= VAR5 ;
VAR5:
if ( 1200 == VAR3 )
state <= VAR11 ;
else
state <= VAR5 ;
VAR11:
if ( 25000000 == VAR3 )
state <= VAR16 ;
else
state <= VAR11 ;
default:
state <= VAR16 ;
endcase
else
state <= VAR16 ;
always @ ( posedge clk)
case ( state )
VAR16: begin
VAR14 <= 0 ;
VAR8 <= 0 ;
VAR7 <= 0 ;
VAR13 <= 0 ;
end VAR5: begin
VAR14 <= 1 ;
VAR8 <= 1 ;
VAR7 <= 1 ;
VAR13 <= 1 ;
end VAR11: begin
VAR14 <= 0 ;
VAR8 <= 1 ;
VAR7 <= 1 ;
VAR13 <= 1 ;
end default: begin
VAR14 <= 0 ;
VAR8 <= 0 ;
VAR7 <= 0 ;
VAR13 <= 0 ;
end
endcase
VAR17 VAR12 (
.clk (clk) ,
.enable (VAR13) ,
.VAR10 (VAR8) ,
.VAR3(VAR3)
) ;
VAR2 VAR9 (
.clk (clk) ,
.VAR4 (VAR4) ,
.VAR10 (VAR7) ,
.VAR15 (VAR15) ,
.VAR1 (VAR1)
);
endmodule
|
mit
|
hanw/sonic-lite
|
hw/verilog/traffic_controller/shiftreg_ctrl.v
| 4,667 |
module MODULE1 (
VAR12,
VAR10,
VAR7,
VAR17,
VAR9,
VAR6);
input VAR12;
input VAR10;
input VAR7;
input [5:0] VAR17;
output [5:0] VAR9;
output [5:0] VAR6;
wire [5:0] VAR3;
wire [5:0] VAR11;
wire [5:0] VAR6 = VAR3[5:0];
wire [5:0] VAR9 = VAR11[5:0];
VAR5 VAR14 (
.VAR10 (VAR10),
.VAR12 (VAR12),
.VAR7 (VAR7),
.VAR17 (VAR17),
.VAR6 (VAR3),
.VAR9 (VAR11));
VAR14.VAR2 = "VAR4=VAR8",
VAR14.VAR13 = "VAR5",
VAR14.VAR16 = 1,
VAR14.VAR15 = 7,
VAR14.VAR1 = 6;
endmodule
|
mit
|
timtian090/Playground
|
UVM/UVMPlayground/Lab4/Lab4-Project/Calculator_Full_Adder.v
| 1,110 |
module MODULE1
parameter VAR1 = 4
)
(
input [VAR1-1:0] VAR8,
input [VAR1-1:0] VAR6,
input VAR7,
output [VAR1-1:0] VAR4,
output VAR2
);
wire signed [VAR1:0] VAR5;
wire signed [VAR1:0] VAR3;
assign VAR5 = { VAR8[VAR1-1], VAR8 };
assign VAR3 = { VAR6[VAR1-1], VAR6 };
assign { VAR2, VAR4 } = VAR5 + VAR3 + VAR7;
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/sdfbbn/sky130_fd_sc_hs__sdfbbn.functional.pp.v
| 2,593 |
module MODULE1 (
VAR8 ,
VAR19 ,
VAR18 ,
VAR24 ,
VAR21 ,
VAR10 ,
VAR6 ,
VAR2,
VAR22 ,
VAR15
);
output VAR8 ;
output VAR19 ;
input VAR18 ;
input VAR24 ;
input VAR21 ;
input VAR10 ;
input VAR6 ;
input VAR2;
input VAR22 ;
input VAR15 ;
wire VAR16 ;
wire VAR9 ;
wire VAR7 ;
wire VAR17 ;
wire VAR14;
not VAR1 (VAR16 , VAR2 );
not VAR12 (VAR9 , VAR6 );
not VAR25 (VAR7 , VAR10 );
VAR13 VAR5 (VAR14, VAR18, VAR24, VAR21 );
VAR11 VAR20 VAR3 (VAR17 , VAR9, VAR16, VAR7, VAR14, VAR22, VAR15);
buf VAR4 (VAR8 , VAR17 );
not VAR23 (VAR19 , VAR17 );
endmodule
|
apache-2.0
|
fabugo/witnesses-of-jhon
|
rtl/single_port_rom.v
| 2,030 |
module MODULE1 #(
parameter VAR5 = 16,
parameter VAR3 = 16
)(
clk,
address, VAR1, VAR4, VAR11 ) ;
input clk;
input [VAR5-1:0] VAR6;
output [VAR3-1:0] VAR9;
input VAR7, VAR2;
reg [VAR3-1:0] VAR10 [0:(2**VAR5)-1] ;
reg [VAR3-1:0] VAR9;
reg [8*40:1] VAR8;
begin
begin
|
gpl-2.0
|
asicguy/gplgpu
|
hdl/de_temp/dex_smlblt.v
| 16,319 |
module MODULE1
(
input VAR7,
input VAR50,
input VAR26,
input VAR31,
input VAR77,
input VAR54,
input VAR16,
input VAR13,
input VAR91,
input VAR76,
input VAR2,
input VAR41,
input VAR143,
input VAR112,
input VAR144,
input VAR27,
input VAR81,
input VAR79,
input VAR108,
input VAR126,
input VAR116,
input VAR72,
input VAR48,
input VAR25,
input VAR9,
input VAR95,
input VAR39,
input VAR24,
input VAR40,
input VAR8,
input VAR52,
input VAR103,
output reg [21:0] VAR119,
output reg [4:0] VAR20,
output reg VAR104,
output reg VAR42,
output reg VAR70,
output reg VAR21,
output reg VAR102,
output reg VAR64,
output reg VAR136,
output reg VAR146,
output reg VAR137,
output reg VAR5,
output reg VAR97,
output reg VAR51,
output reg VAR130,
output reg VAR141,
output reg VAR22,
output reg VAR138,
output reg VAR109,
output reg VAR45,
output reg VAR92,
output reg VAR57,
output reg VAR111,
output reg VAR117,
output reg VAR128,
output reg VAR58,
output reg VAR82,
output reg VAR115,
output reg VAR134,
output reg VAR118
);
parameter
VAR125 = 5'h0,
VAR98 = 5'h1,
VAR101 = 5'h2,
VAR47 = 5'h3,
VAR17 = 5'h4,
VAR114 = 5'h5,
VAR89 = 5'h6,
VAR43 = 5'h7,
VAR63 = 5'h8,
VAR135 = 5'h9,
VAR60 = 5'ha,
VAR19 = 5'hb,
VAR129 = 5'hc,
VAR29 = 5'hd,
VAR11 = 5'he,
VAR18 = 5'hf,
VAR61 = 5'h10,
VAR62 = 5'h11,
VAR120 = 5'h12,
VAR3 = 5'h13,
VAR49 = 5'h14,
VAR84 = 5'h15,
VAR83 = 5'h16,
VAR32 = 5'h17,
VAR127 = 5'h18,
VAR140 = 5'h19,
VAR66 = 5'h1a,
VAR85 = 5'h1b,
VAR75 = 5'h1c,
VAR68 = 5'h1e,
VAR10 = 5'h1f,
VAR107 = 5'h0,
VAR121 = 5'h0,
VAR4 = 5'h1,
VAR78 = 5'h2,
VAR35 = 5'he,
VAR147 = 5'h10,
VAR145 = 5'hf,
VAR122 = 5'h9,
VAR106 = 5'hc,
VAR93 = 5'h3,
VAR65 = 5'h7,
VAR131 = 5'h6,
VAR88 = 5'h5,
VAR46 = 5'hd,
VAR56 = 5'h7,
VAR90 = 5'h8,
VAR36 = 5'h7,
VAR55 = 5'h3,
VAR37 = 5'h6,
VAR1 = 5'he,
VAR74 = 5'hf,
VAR133 = 5'hd,
VAR123 = 5'h1,
VAR132 = 5'h9,
VAR38 = 5'h5,
VAR139 = 5'h10,
VAR99 = 5'h15,
VAR6 = 5'h18,
VAR28 = 5'h4,
VAR23 = 5'h2,
VAR34 = 5'ha,
VAR59 = 5'h12,
VAR100 = 5'h1c,
VAR44 = 5'h13,
VAR110 = 5'h1d,
VAR69 = 5'h1e,
VAR67 = 5'h1f,
VAR33 = 5'h4,
VAR124 = 5'h19,
VAR80 = 5'h1b,
VAR71 = 2'b10,
VAR12 = 2'b01,
VAR14 = 2'b11,
VAR73 = 2'b00,
VAR142 = 5'h1,
VAR87 = 5'h4,
VAR105 = 5'h5,
VAR96 = 5'h6,
VAR30 = 5'h11,
VAR94 = 5'h14,
VAR15 = 5'h15,
VAR53 = 5'h16;
reg [4:0] VAR113;
reg [4:0] VAR86;
always @(posedge VAR7 or negedge VAR50)
begin
if(!VAR50)VAR113 <= 5'b0;
end
else VAR113 <= VAR86;
end
always @*
begin
VAR119 = 22'b0000000000000000000011;
VAR20 = VAR142;
VAR104 = 1'b0;
VAR42 = 1'b0;
VAR70 = 1'b0;
VAR21 = 1'b0;
VAR102 = 1'b0;
VAR64 = 1'b0;
VAR136 = 1'b0;
VAR146 = 1'b0;
VAR137 = 1'b0;
VAR5 = 1'b0;
VAR97 = 1'b0;
VAR102 = 1'b0;
VAR51 = 1'b0;
VAR130 = 1'b0;
VAR141 = 1'b0;
VAR22 = 1'b0;
VAR138 = 1'b0;
VAR109 = 1'b0;
VAR45 = 1'b0;
VAR92 = 1'b0;
VAR57 = 1'b0;
VAR111 = 1'b0;
VAR117 = 1'b0;
VAR128 = 1'b0;
VAR58 = 1'b0;
VAR82 = 1'b0;
VAR115 = 1'b0;
VAR134 = 1'b0;
VAR118 = 1'b0;
case(VAR113)
VAR125: if(VAR26 && VAR31 && !VAR77)
begin
if(VAR27)VAR86=VAR98;
end
else begin
VAR86=VAR17;
VAR134 = 1'b1;
end
VAR119={VAR78,VAR107,VAR132,VAR38,VAR71};
VAR104 = 1'b1;
VAR134 = 1'b1;
end
else VAR86= VAR125;
VAR98: begin
VAR119={VAR35,VAR121,VAR123,VAR121,VAR12};
if(VAR27)VAR86=VAR101;
end
else VAR86=VAR17;
end
VAR101: begin
VAR119={VAR107,VAR147,VAR139,VAR107,VAR14};
VAR86=VAR47;
VAR20=VAR15;
end
VAR47: begin
VAR119={VAR147,VAR107,VAR6,VAR28,VAR12};
VAR86=VAR17;
end
VAR17: begin
VAR119={VAR145,VAR4,VAR23,VAR122,VAR73};
VAR86=VAR114;
VAR5=1'b1; VAR111=1'b1; VAR130=1'b1; end
VAR114: begin
VAR86=VAR89;
VAR119={VAR147,VAR78,VAR34,VAR106,VAR12};
end
VAR89: begin
VAR70=1'b1;
VAR86=VAR43;
VAR119={VAR4,VAR78,VAR123,VAR107,VAR14};
VAR136 = 1'b1;
end
VAR43: begin
VAR86=VAR63;
if(VAR108 && !VAR27)VAR119={VAR121,VAR121,VAR123,VAR107,VAR14};
end
else if(VAR126 && !VAR27)VAR119={VAR121,VAR107,VAR99,VAR107,VAR14};
else VAR119={VAR121,VAR107,VAR6,VAR107,VAR14};
VAR51=1'b1;
end
VAR63: begin
if(VAR27 && VAR2)begin
VAR86=VAR135;
if(VAR8 | VAR40)VAR146 = 1'b1;
VAR119={VAR147,VAR4,VAR100,VAR93,VAR12};
end
else if(VAR24 && !VAR40 && VAR2)
begin
VAR86=VAR68;
VAR97=1'b1;
VAR119={VAR147,VAR4,VAR100,VAR93,VAR12};
end
else if (VAR2)
begin
VAR86=VAR11;
VAR146 = 1'b1;
VAR119={VAR147,VAR4,VAR100,VAR93,VAR12};
end
else
begin
VAR86=VAR63;
VAR119={VAR107,VAR147,VAR133,VAR107,VAR14};
end
end
VAR135: begin
VAR70=1'b1;
VAR86=VAR60;
if(!VAR8 && VAR95)VAR119={VAR107,VAR65,VAR74,VAR107,VAR14};
end
else VAR119={VAR107,VAR107,VAR1,VAR107,VAR14};
if(VAR54) VAR20=VAR96;
else VAR20=VAR105;
end
VAR60: begin
VAR86=VAR19;
if(!VAR54)VAR119={VAR28,VAR107,VAR37,VAR28,VAR12};
VAR20=VAR53;
end
VAR19: begin
if(VAR2 && !VAR52)
begin
VAR21=1'b1;
VAR102=1'b1;
VAR86=VAR129;
VAR119={VAR107,VAR131,VAR133,VAR107,VAR14};
VAR70=1'b1;
end
else VAR86=VAR19;
end
VAR129: begin
if(!VAR8 && !VAR40 && VAR95)
begin
VAR86=VAR68;
VAR97=1'b1;
VAR119={VAR107,VAR93,VAR133,VAR107,VAR14};
end
else begin
VAR86=VAR29;
VAR119={VAR28,VAR38,VAR44,VAR107,VAR14};
end
end
VAR29: begin
VAR86=VAR11;
if(VAR25)VAR119={VAR4,VAR28,VAR67,VAR88,VAR12};
end
else if(VAR126)VAR119={VAR4,VAR28,VAR69,VAR88,VAR12};
else VAR119={VAR4,VAR28,VAR110,VAR88,VAR12};
end
VAR11: begin
VAR86=VAR18;
if(VAR41 && VAR27)
begin
VAR119={VAR147,VAR107,VAR33,VAR46,VAR12};
VAR128=1'b1;
VAR109=1'b1;
end
else if(VAR144 && VAR27)
begin
VAR119={VAR107,VAR131,VAR133,VAR46,VAR12};
VAR128=1'b1;
VAR22=1'b1;
end
else begin
VAR119={VAR107,VAR131,VAR133,VAR46,VAR12};
VAR22=1'b1;
end
end
VAR18: begin
if(VAR2 && VAR39)
begin
VAR86=VAR61;
VAR119={VAR147,VAR107,VAR33,VAR107,VAR14};
if(!VAR103)VAR20=VAR96;
end
else VAR20=VAR87;
end
else begin
VAR86=VAR18;
VAR119={VAR107,VAR147,VAR133,VAR107,VAR14};
end
end
VAR61: begin
if(VAR144)VAR86=VAR140;
end
else if(VAR95)
begin
VAR86=VAR62;
VAR141=1'b1;
end
else VAR86=VAR62;
if(VAR13)begin
VAR45=1'b1;
VAR119={VAR46,VAR107,VAR74,VAR131,VAR71};
end
end
VAR62: begin
VAR70=1'b1;
VAR86=VAR120;
if(!VAR103)VAR20=VAR96;
end
else VAR20=VAR87;
if((VAR144 || VAR41) && (VAR76 || !VAR27))
begin
VAR119={VAR107,VAR46,VAR133,VAR56,VAR12};
VAR97=1'b1;
VAR92=1'b1;
end
else if(VAR144 || VAR41)
begin
VAR119={VAR107,VAR46,VAR133,VAR56,VAR12};
VAR92=1'b1;
end
else VAR119={VAR107,VAR107,VAR1,VAR56,VAR12};
end
VAR120: begin
VAR119={VAR147,VAR4,VAR124,VAR56,VAR12};
VAR86=VAR3;
end
VAR3: begin
VAR21=1'b1;
if(VAR27)VAR86=VAR49;
end
else VAR86=VAR84;
if(VAR16 && VAR91 && !VAR76)VAR119={VAR90,VAR131,VAR44,VAR131,VAR12};
else if(VAR16 && VAR91)VAR119={VAR107,VAR90,VAR133,VAR131,VAR12};
else VAR119={VAR46,VAR56,VAR59,VAR46,VAR12};
end
VAR49: begin
if(VAR76 && VAR91)VAR119={VAR28,VAR38,VAR44,VAR28,VAR12};
VAR86=VAR84;
VAR82 = 1'b1;
end
VAR84: begin
if(VAR27)VAR119={VAR4,VAR36,VAR123,VAR4,VAR12};
end
else VAR119={VAR4,VAR107,VAR37,VAR4,VAR12};
if(VAR76 && VAR91)VAR86 = VAR32;
else if(VAR16 && VAR91)VAR86 = VAR140;
else VAR86=VAR83;
if(!VAR103)VAR20=VAR15;
else VAR20=VAR30;
end
VAR83: begin
VAR119={VAR107,VAR46,VAR133,VAR107,VAR14};
VAR86=VAR18;
end
VAR32: begin
VAR86=VAR127;
if(VAR27)VAR119={VAR107,VAR90,VAR133,VAR131,VAR12};
end
else VAR119={VAR107,VAR90,VAR133,VAR46,VAR12};
VAR64 = 1'b1;
end
VAR127: begin
if(VAR2)
begin
VAR119={VAR93,VAR38,VAR80,VAR93,VAR12};
VAR146 = 1'b1;
if(VAR27)VAR86=VAR140;
end
else VAR86=VAR66;
end
else VAR86=VAR127;
end
VAR140: begin
VAR86=VAR66;
if(VAR16)VAR119={VAR121,VAR107,VAR37,VAR121,VAR12};
if(VAR54 && VAR16)begin
VAR20=VAR15;
VAR117=1'b1;
end
else VAR20=VAR94;
end
VAR66: begin
if((VAR76 && VAR91) || !VAR27)begin
VAR119={VAR78,VAR107,VAR33,VAR78,VAR71};
VAR5=1'b1;
end
else VAR119={VAR107,VAR78,VAR133,VAR107,VAR14};
VAR57=1'b1;
VAR86=VAR85;
end
VAR85: VAR86=VAR75;
VAR75: begin
if(VAR112)begin
VAR42 = 1'b1;
VAR86=VAR125;
VAR118 = 1'b1;
end
else if(VAR16 & VAR27)begin
VAR86=VAR135;
VAR58 = 1'b1;
if(VAR76)VAR119={VAR107,VAR55,VAR74,VAR4,VAR12};
end
else if(!VAR27)
begin
VAR86=VAR11;
VAR119={VAR107,VAR55,VAR74,VAR4,VAR12};
end
else begin
VAR86=VAR129;
VAR119={VAR107,VAR55,VAR74,VAR4,VAR12};
end
VAR138=1'b1;
end
VAR68: begin
if(!VAR95 && VAR112)
begin
VAR42 = 1'b1;
VAR86=VAR125;
VAR118 = 1'b1;
VAR115 = 1'b1;
end
else if(VAR2 && VAR39)
begin
VAR119={VAR78,VAR107,VAR33,VAR78,VAR71};
VAR86=VAR10;
VAR141=1'b1;
VAR137 = 1'b1;
VAR5=1'b1;
VAR97=1'b1;
end
else begin
VAR86=VAR68;
VAR130 = 1'b1;
VAR119={VAR107,VAR147,VAR133,VAR107,VAR14};
end
end
VAR10: begin
VAR86=VAR68;
VAR119={VAR93,VAR38,VAR80,VAR93,VAR12};
VAR21=1'b1;
VAR64 = 1'b1;
end
endcase
end
endmodule
|
gpl-3.0
|
ineganov/flight_control
|
hard/system.v
| 13,029 |
module MODULE1 ( input VAR100,
output VAR13,
output VAR33,
output VAR147,
input VAR43,
input [1:0] VAR132,
input [3:0] VAR45,
output [7:0] VAR16,
input [5:0] VAR50,
inout VAR141,
inout VAR103,
input VAR58,
output VAR51,
output VAR12,
output [3:0] VAR71,
output [1:0] VAR76 );
wire VAR138, VAR85, VAR142, VAR98, VAR24, VAR143;
wire [31:0] VAR66, VAR131, VAR74, VAR69, VAR134,
VAR32, VAR30;
wire [29:0] VAR20, VAR107, VAR75, VAR38;
wire [3:0] VAR128, VAR119;
wire VAR21, VAR127, VAR72;
wire VAR44;
wire [31:0] VAR139, VAR14, VAR102, VAR133;
wire VAR149;
wire [31:0] VAR55, VAR6;
wire VAR137;
wire [31:0] VAR4, VAR92;
wire VAR48;
wire [31:0] VAR64;
wire [31:0] VAR42;
wire [31:0] VAR83;
wire VAR11;
wire [31:0] VAR121, VAR120, VAR113,
VAR35, VAR109, VAR104;
wire [31:0] VAR78, VAR25;
wire VAR36;
wire [31:0] VAR3;
wire [31:0] VAR144, VAR129,
VAR105, VAR77;
wire VAR5, VAR146;
VAR31 VAR148(VAR100, VAR138, VAR85, VAR142);
VAR17 VAR135 (.VAR100 ( VAR138 ),
.VAR85 ( VAR85 ),
.VAR98 ( VAR98 ),
.VAR24 ( VAR24 ),
.VAR20 ( VAR20 ),
.VAR66 ( VAR133 ),
.VAR15 ( VAR21 ),
.VAR2 ( VAR128 ),
.VAR87 ( VAR107 ),
.VAR86 ( VAR74 ),
.VAR90 ( VAR131 ));
VAR95 VAR65( .VAR100 ( VAR85 ),
.VAR54 ( VAR38 ),
.VAR15 ( VAR72 ),
.VAR86 ( VAR30 ),
.VAR90 ( VAR32 ),
.VAR112 ( VAR20 ),
.VAR93 ( VAR66 ));
VAR23 VAR8( .VAR100 ( VAR85 ),
.VAR68 ( VAR127 ),
.VAR41 ( VAR119 ),
.VAR97 ( VAR75 ),
.VAR22 ( VAR69 ),
.VAR126 ( VAR134 ));
VAR19 VAR37 ( .VAR56 ( VAR138 ),
.VAR98 ( VAR98 ), .VAR24 ( VAR24 ), .VAR143 ( VAR143 ), .VAR68 ( VAR44 ),
.VAR22 ( VAR139 ),
.VAR126 ( VAR14 ),
.VAR102 ( VAR102 ), .VAR96 ( VAR66 ), .VAR20 ( VAR20 ));
assign VAR12 = ~VAR98;
VAR94 VAR82 (VAR143, VAR66,
VAR102, VAR133 );
VAR29 VAR73( .VAR107 ( VAR107 ),
.VAR21 ( VAR21 ),
.VAR128 ( VAR128 ),
.VAR74 ( VAR74 ),
.VAR131 ( VAR131 ),
.VAR75 ( VAR75 ),
.VAR119 ( VAR119 ),
.VAR127 ( VAR127 ),
.VAR69 ( VAR69 ),
.VAR134 ( VAR134 ),
.VAR49 ( VAR38 ),
.VAR26 ( VAR72 ),
.VAR101 ( VAR30 ),
.VAR89 ( VAR32 ),
.VAR44 ( VAR44 ),
.VAR139 ( VAR139 ),
.VAR14 ( VAR14 ),
.VAR149 ( VAR149 ),
.VAR6 ( VAR6 ),
.VAR55 ( VAR55 ),
.VAR78 ( VAR78 ),
.VAR25 ( VAR25 ),
.VAR36 ( VAR36 ),
.VAR92 ( VAR92 ),
.VAR4 ( VAR4 ),
.VAR137 ( VAR137 ),
.VAR64 ( VAR64 ),
.VAR48 ( VAR48 ),
.VAR144 ( VAR144 ),
.VAR5 ( VAR5 ),
.VAR129 ( VAR129 ),
.VAR146 ( VAR146 ),
.VAR88 ( VAR3 ),
.VAR121 ( VAR121 ),
.VAR120 ( VAR120 ),
.VAR113 ( VAR113 ),
.VAR35 ( VAR35 ),
.VAR109 ( VAR109 ),
.VAR104 ( VAR104 ),
.VAR42 ( VAR42 ),
.VAR11 ( VAR11 ),
.VAR83 ( VAR83 ));
VAR110 VAR53( .VAR100 ( VAR138 ),
.VAR68 ( VAR11 ),
.VAR47 ( VAR83 ),
.VAR27 ( VAR16 ));
VAR59 VAR118( .VAR115 ( VAR142 ),
.VAR132 ( VAR132 ),
.VAR45 ( VAR45 ),
.VAR27 ( VAR42 ));
VAR124 VAR9( .VAR100 ( VAR138 ),
.VAR142 ( VAR142 ),
.VAR47 ( VAR6 ),
.VAR40 ( VAR55 ),
.VAR61 ( VAR149 ),
.VAR60 ( VAR13 ),
.VAR117 ( VAR33 ),
.VAR57 ( VAR147 ),
.VAR1 ( VAR43 ));
VAR106 VAR34( .VAR100 ( VAR138 ),
.VAR62 ( VAR142 ), .VAR98 ( VAR98 ),
.VAR68 ( VAR36 ),
.VAR47 ( VAR78 ),
.VAR40 ( VAR25 ),
.VAR7 ( VAR141 ),
.VAR81 ( VAR103 ) );
assign VAR76[0] = VAR103;
assign VAR76[1] = VAR141;
VAR67 VAR111( .VAR100 ( VAR138 ),
.VAR98 ( VAR98 ),
.VAR86 ( VAR92 ),
.VAR90 ( VAR4 ),
.VAR15 ( VAR137 ),
.VAR51 ( VAR51 ) );
VAR116 VAR140( .VAR100 ( VAR138 ),
.VAR98 ( VAR98 ),
.VAR90 ( VAR64 ),
.VAR15 ( VAR48 ),
.VAR114 ( VAR58 ) );
VAR10 VAR79 ( .VAR100 ( VAR138 ),
.VAR98 ( VAR98 ),
.VAR40 ( VAR3 ) );
VAR80 VAR28( .VAR142 ( VAR142 ),
.VAR98 ( VAR98 ),
.VAR70 ( VAR50[0] ),
.VAR40 ( VAR121 ) );
VAR80 VAR99( .VAR142 ( VAR142 ),
.VAR98 ( VAR98 ),
.VAR70 ( VAR50[1] ),
.VAR40 ( VAR120 ) );
VAR80 VAR122( .VAR142 ( VAR142 ),
.VAR98 ( VAR98 ),
.VAR70 ( VAR50[2] ),
.VAR40 ( VAR113 ) );
VAR80 VAR63( .VAR142 ( VAR142 ),
.VAR98 ( VAR98 ),
.VAR70 ( VAR50[3] ),
.VAR40 ( VAR35 ) );
VAR80 VAR46( .VAR142 ( VAR142 ),
.VAR98 ( VAR98 ),
.VAR70 ( VAR50[4] ),
.VAR40 ( VAR109 ) );
VAR80 VAR91( .VAR142 ( VAR142 ),
.VAR98 ( VAR98 ),
.VAR70 ( VAR50[5] ),
.VAR40 ( VAR104 ) );
VAR125 VAR52( .VAR100 ( VAR138 ),
.VAR68 ( VAR5 ),
.VAR47 ( VAR144 ),
.VAR27 ( VAR105 ) );
VAR125 VAR136( .VAR100 ( VAR138 ),
.VAR68 ( VAR146 ),
.VAR47 ( VAR129 ),
.VAR27 ( VAR77 ) );
VAR130 VAR84( .VAR142 ( VAR142 ),
.VAR108 ( VAR105[9:0] ),
.VAR18 ( VAR71[0] ) );
VAR130 VAR39( .VAR142 ( VAR142 ),
.VAR108 ( VAR77[9:0] ),
.VAR18 ( VAR71[1] ) );
VAR130 VAR123( .VAR142 ( VAR142 ),
.VAR108 ( VAR105[25:16]),
.VAR18 ( VAR71[2] ) );
VAR130 VAR145( .VAR142 ( VAR142 ),
.VAR108 ( VAR77[25:16]),
.VAR18 ( VAR71[3] ) );
endmodule
|
gpl-2.0
|
SiLab-Bonn/basil
|
basil/firmware/modules/utils/fifo_32_to_8.v
| 1,502 |
module MODULE1 #(
parameter VAR5 = 1024*4
) (
input wire VAR11,
input wire VAR10,
input wire VAR3,
input wire VAR6,
input wire [31:0] VAR14,
output wire VAR12,
output wire VAR23,
output wire [7:0] VAR16
);
reg [1:0] VAR8;
wire VAR9, VAR20;
wire [31:0] VAR1;
assign VAR23 = VAR8==0 & VAR9;
assign VAR20 = (VAR8==0 & !VAR9 && VAR6);
VAR18 #(
.VAR13(32),
.VAR5(VAR5)
) VAR22 (
.clk(VAR11),
.reset(VAR10),
.write(VAR3),
.read(VAR20),
.VAR15(VAR14),
.VAR19(VAR12),
.VAR2(VAR9),
.VAR4(VAR1),
.VAR21()
);
always @(posedge VAR11)
if(VAR10)
VAR8 <= 0;
else if (VAR6)
VAR8 <= VAR8 + 1;
reg [31:0] VAR17;
always @(posedge VAR11)
if(VAR20)
VAR17 <= VAR1;
wire [7:0] VAR7 [3:0];
assign VAR7[0] = VAR1[7:0];
assign VAR7[1] = VAR17[15:8];
assign VAR7[2] = VAR17[23:16];
assign VAR7[3] = VAR17[31:24];
assign VAR16 = VAR7[VAR8];
endmodule
|
bsd-3-clause
|
GLADICOS/SPACEWIRESYSTEMC
|
rtl/RTL_VB/mem_data.v
| 3,851 |
module MODULE1
parameter integer VAR2 = 9,
parameter integer VAR8 = 6
)
(
input VAR1,
input reset,
input [VAR2-1:0] VAR4,
input [VAR8-1:0] VAR7,
input [VAR8-1:0] VAR3,
output reg [VAR2-1:0] VAR5
);
reg [VAR2-1:0] VAR6 [0:2**VAR8-1];
always@(posedge VAR1 or negedge reset)
begin
if (!reset)
begin
VAR6[0] <= {(VAR2){1'b0}};
VAR6[1] <= {(VAR2){1'b0}};
VAR6[2] <= {(VAR2){1'b0}};
VAR6[3] <= {(VAR2){1'b0}};
VAR6[4] <= {(VAR2){1'b0}};
VAR6[5] <= {(VAR2){1'b0}};
VAR6[6] <= {(VAR2){1'b0}};
VAR6[7] <= {(VAR2){1'b0}};
VAR6[8] <= {(VAR2){1'b0}};
VAR6[9] <= {(VAR2){1'b0}};
VAR6[10] <= {(VAR2){1'b0}};
VAR6[11] <= {(VAR2){1'b0}};
VAR6[12] <= {(VAR2){1'b0}};
VAR6[13] <= {(VAR2){1'b0}};
VAR6[14] <= {(VAR2){1'b0}};
VAR6[15] <= {(VAR2){1'b0}};
VAR6[16] <= {(VAR2){1'b0}};
VAR6[17] <= {(VAR2){1'b0}};
VAR6[18] <= {(VAR2){1'b0}};
VAR6[19] <= {(VAR2){1'b0}};
VAR6[20] <= {(VAR2){1'b0}};
VAR6[21] <= {(VAR2){1'b0}};
VAR6[22] <= {(VAR2){1'b0}};
VAR6[23] <= {(VAR2){1'b0}};
VAR6[24] <= {(VAR2){1'b0}};
VAR6[25] <= {(VAR2){1'b0}};
VAR6[26] <= {(VAR2){1'b0}};
VAR6[27] <= {(VAR2){1'b0}};
VAR6[28] <= {(VAR2){1'b0}};
VAR6[29] <= {(VAR2){1'b0}};
VAR6[30] <= {(VAR2){1'b0}};
VAR6[31] <= {(VAR2){1'b0}};
VAR6[32] <= {(VAR2){1'b0}};
VAR6[33] <= {(VAR2){1'b0}};
VAR6[34] <= {(VAR2){1'b0}};
VAR6[35] <= {(VAR2){1'b0}};
VAR6[36] <= {(VAR2){1'b0}};
VAR6[37] <= {(VAR2){1'b0}};
VAR6[38] <= {(VAR2){1'b0}};
VAR6[39] <= {(VAR2){1'b0}};
VAR6[40] <= {(VAR2){1'b0}};
VAR6[41] <= {(VAR2){1'b0}};
VAR6[42] <= {(VAR2){1'b0}};
VAR6[43] <= {(VAR2){1'b0}};
VAR6[44] <= {(VAR2){1'b0}};
VAR6[45] <= {(VAR2){1'b0}};
VAR6[46] <= {(VAR2){1'b0}};
VAR6[47] <= {(VAR2){1'b0}};
VAR6[48] <= {(VAR2){1'b0}};
VAR6[49] <= {(VAR2){1'b0}};
VAR6[50] <= {(VAR2){1'b0}};
VAR6[51] <= {(VAR2){1'b0}};
VAR6[52] <= {(VAR2){1'b0}};
VAR6[53] <= {(VAR2){1'b0}};
VAR6[54] <= {(VAR2){1'b0}};
VAR6[55] <= {(VAR2){1'b0}};
VAR6[56] <= {(VAR2){1'b0}};
VAR6[57] <= {(VAR2){1'b0}};
VAR6[58] <= {(VAR2){1'b0}};
VAR6[59] <= {(VAR2){1'b0}};
VAR6[60] <= {(VAR2){1'b0}};
VAR6[61] <= {(VAR2){1'b0}};
VAR6[62] <= {(VAR2){1'b0}};
VAR6[63] <= {(VAR2){1'b0}};
VAR5 <= 9'd0;
end
else
begin
VAR6[VAR7]<=VAR4;
VAR5 <= VAR6[VAR3];
end
end
endmodule
|
gpl-3.0
|
Franderg/CE-4301-Arqui1
|
Processor/Processor.v
| 4,607 |
module MODULE1(clk,VAR113,VAR3,VAR29,VAR35,VAR40,VAR129, VAR38, VAR47,VAR92,VAR56,VAR55,VAR124);
input clk, VAR113;
output [31:0] VAR3;
output [31:0] VAR29;
output [4:0] VAR35;
output [31:0] VAR40;
output [31:0] VAR129;
output [31:0] VAR38,VAR47;
output VAR92;
output [4:0] VAR56;
output [31:0]VAR55,VAR124;
reg [0:0] VAR161;
reg [5:0] VAR28;
always @ (posedge clk) begin
VAR28 = VAR28 + 1'b1;
VAR161 = VAR28[2];
end
wire [31:0] VAR96;
wire [31:0] VAR130;
wire [4:0]VAR162;
wire [4:0] VAR15,VAR21,rd;
wire [31:0] VAR95;
wire [16:0] VAR76;
wire [31:0] VAR12;
wire [31:0] VAR53;
wire [4:0] VAR60;
wire [4:0] VAR151,VAR61,VAR85;
wire [16:0] VAR99;
wire [31:0] VAR78;
wire [0:0] VAR43,VAR144,VAR90,VAR119;
wire [0:0] VAR46;
wire [1:0] VAR147;
wire [0:0] VAR58;
wire [0:0] VAR105,VAR36,VAR133;
wire [4:0] VAR69;
wire [4:0] VAR65;
wire [31:0] VAR108,VAR116;
wire [0:0] VAR51;
wire [31:0] VAR14,VAR138;
wire [4:0] VAR16;
wire [0:0] VAR150,VAR152,VAR131;
wire [4:0] VAR97;
wire [31:0] VAR155;
wire [31:0] VAR122;
wire [31:0] VAR48;
wire [0:0] VAR112;
wire [31:0] VAR136;
wire [0:0] VAR75,VAR9,VAR110;
wire [31:0] VAR104;
wire [31:0] VAR109;
wire [4:0] VAR22;
wire [31:0] VAR135;
wire [31:0] VAR23;
wire [0:0] VAR139;
wire [4:0] VAR59;
VAR1 VAR145(
.VAR37(VAR96),
.VAR30(VAR53),
.VAR146(VAR122),
.VAR93(VAR58)
);
VAR121 VAR137(
.clk(clk),
.VAR113(VAR113),
.VAR127(VAR96),
.VAR7(VAR130)
);
VAR103 VAR45(
.VAR149(VAR130),
.clk(clk),
.VAR8(VAR162),
.VAR67(VAR15),
.VAR142(VAR21),
.VAR2(rd),
.VAR84(VAR76),
.VAR120(VAR12),
.VAR70(VAR95),
.VAR128(VAR53)
);
assign VAR3=VAR95;
assign VAR29=VAR58;
VAR86 VAR100(.clk(clk),
.VAR113(VAR113),
.VAR125(VAR43),
.VAR42(rd),
.VAR32(VAR15),
.VAR141(VAR21),
.VAR26(VAR76),
.VAR63(VAR12),
.VAR18(VAR162),
.VAR149(VAR130),
.VAR2(VAR85),
.VAR67(VAR151),
.VAR142(VAR61),
.VAR84(VAR99),
.VAR120(VAR78),
.VAR20(VAR60),
.VAR79()
);
assign VAR35=VAR85;
VAR39 VAR25(.VAR158(VAR99),.VAR5(VAR155));
VAR11 VAR91(
.clk(clk),
.VAR20(VAR60),
.VAR71(VAR97),
.VAR94(VAR112),
.VAR66(VAR46),
.VAR117(VAR105),
.VAR88(VAR36),
.VAR157(VAR133),
.VAR98(VAR147),
.VAR123(VAR58),
.VAR159(VAR43),
.VAR132(VAR144),
.VAR72(VAR90),
.VAR126(VAR119)
);
VAR156 VAR134(.VAR37(VAR69), .VAR30(VAR151), .VAR146(VAR85), .VAR83(VAR151),.VAR93(VAR147));
VAR156 VAR4(.VAR37(VAR65), .VAR30(VAR61), .VAR146(VAR151), .VAR83(VAR85),.VAR93(VAR147));
wire [31:0] VAR154;
VAR115 VAR34(
.VAR10(VAR108),
.VAR49(VAR116),
.VAR74(VAR23),
.VAR54(VAR69),
.VAR19(VAR65),
.VAR118(VAR59),
.VAR157(VAR139),
.clk(clk),
.VAR50(VAR154)
);
assign VAR124=VAR154;
VAR89 VAR81(
.clk(clk),
.VAR113(VAR113),
.VAR125(VAR144),
.VAR18(VAR60),
.VAR66(VAR46),
.VAR42(VAR85),
.VAR68(VAR108),
.VAR41(VAR116),
.VAR87(VAR155),
.VAR117(VAR105),
.VAR24(VAR36),
.VAR157(VAR133),
.VAR20(VAR97),
.VAR17(VAR51),
.VAR2(VAR16),
.VAR160(VAR14),
.VAR33(VAR138),
.VAR62(VAR122),
.VAR111(VAR152),
.VAR31(VAR150),
.VAR153(VAR131)
);
assign VAR40=VAR122;
VAR1 VAR143(.VAR37(VAR48), .VAR30(VAR138),.VAR146(VAR122),.VAR93(VAR51));
VAR77 alu(.VAR44(VAR14), .VAR140(VAR48), .VAR101(VAR97) ,
.VAR148(VAR136), .VAR94(VAR112));
assign VAR92=VAR51;
assign VAR38=VAR14;
assign VAR47=VAR48;
assign VAR129=VAR136;
VAR64 VAR82(
.clk(clk),
.VAR113(VAR113),
.VAR125(VAR90),
.VAR27(VAR136),
.VAR6(VAR16),
.VAR127(VAR138),
.VAR117(VAR150),
.VAR88(VAR152),
.VAR157(VAR131),
.VAR106(VAR109),
.VAR102(VAR22),
.VAR57(VAR104),
.VAR31(VAR75),
.VAR111(VAR9),
.VAR153(VAR110)
);
VAR107 VAR13(
.clk(clk),
.VAR113(VAR113),
.VAR27(VAR109),
.VAR24(VAR9),
.VAR80(VAR75),
.VAR7(VAR135),
.VAR127(VAR104)
);
VAR52 VAR73(
.clk(clk),
.VAR113(VAR113),
.VAR125(VAR119),
.VAR157(VAR110),
.VAR6(VAR22),
.VAR74(VAR135),
.VAR153(VAR139),
.VAR102(VAR59),
.VAR114(VAR23)
);
assign VAR56=VAR59;
assign VAR55=VAR23;
endmodule
|
gpl-3.0
|
ShepardSiegel/ocpi
|
coregen/ddr3_s4_uniphy/ddr3_s4_uniphy_example_design/example_project/ddr3_s4_uniphy_example/submodules/ddr3_s4_uniphy_example_if0_c0.v
| 19,528 |
module MODULE1 (
input wire VAR2, input wire VAR174, input wire VAR47, output wire VAR125, output wire VAR46, output wire VAR153, output wire [25:0] VAR162, output wire [5:0] VAR113, output wire [1:0] VAR10, output wire [1:0] VAR34, output wire [1:0] VAR165, output wire [1:0] VAR122, output wire [1:0] VAR104, output wire [1:0] VAR20, output wire [1:0] VAR161, output wire [3:0] VAR101, output wire [3:0] VAR45, output wire [63:0] VAR58, output wire [7:0] VAR42, input wire [63:0] VAR111, output wire [1:0] VAR59, output wire [1:0] VAR21, input wire [1:0] VAR163, input wire VAR17, input wire VAR193, output wire VAR120, input wire [5:0] VAR128, input wire [5:0] VAR182, output wire VAR124, input wire VAR131, output wire VAR180, input wire VAR173, input wire [23:0] VAR53, output wire VAR57, output wire [63:0] VAR184, input wire [63:0] VAR99, input wire [7:0] VAR39, input wire VAR15, input wire VAR77, input wire [2:0] VAR26 );
wire VAR49; wire VAR98; wire [63:0] VAR155; wire VAR52; wire VAR192; wire [7:0] VAR139; wire VAR96; wire VAR73; wire [7:0] VAR105; wire [23:0] VAR143; wire VAR136; wire VAR172; wire VAR151; wire VAR7; wire [63:0] VAR13; wire [2:0] VAR67; wire VAR85; wire VAR28; wire [7:0] VAR36; wire VAR63; wire [7:0] VAR43; wire VAR164; wire VAR152;
VAR194 #(
.VAR23 (13),
.VAR110 (13),
.VAR123 (10),
.VAR16 (2),
.VAR14 (2),
.VAR130 (1),
.VAR37 (1),
.VAR112 (3),
.VAR175 (16),
.VAR82 (1),
.VAR140 (27),
.VAR25 (20),
.VAR176 (8),
.VAR103 (8),
.VAR3 (4158),
.VAR90 (59),
.VAR19 (8),
.VAR154 (16),
.VAR11 (4),
.VAR132 (4),
.VAR1 (1),
.VAR171 (6),
.VAR181 (2),
.VAR8 (3),
.VAR29 (7),
.VAR56 (4),
.VAR114 (4),
.VAR142 (8),
.VAR79 (32),
.VAR81 (4),
.VAR109 (1),
.VAR22 (24),
.VAR146 (8),
.VAR100 (64),
.VAR167 (3),
.VAR12 (4),
.VAR178 (0),
.VAR41 (0),
.VAR168 (1),
.VAR50 (0),
.VAR9 (4),
.VAR38 (0),
.VAR188 (2),
.VAR66 (16),
.VAR158 (8),
.VAR65 (0),
.VAR72 (3),
.VAR86 (512),
.VAR169 (1),
.VAR92 (1),
.VAR51 (1),
.VAR129 (0),
.VAR91 (0),
.VAR5 (0),
.VAR55 (0),
.VAR75 (0),
.VAR35 (0),
.VAR54 (1),
.VAR137 (10),
.VAR31 (0),
.VAR179 (0),
.VAR170 (0),
.VAR148 (8),
.VAR62 (7),
.VAR195 (6),
.VAR69 ("VAR6"),
.VAR191 (0),
.VAR190 (2),
.VAR71 (26),
.VAR133 (6),
.VAR4 (2),
.VAR126 (2),
.VAR116 (8),
.VAR70 (64),
.VAR185 (4),
.VAR134 (6),
.VAR149 (6)
) VAR18 (
.VAR2 (VAR2), .VAR47 (VAR47), .VAR174 (VAR174), .VAR125 (VAR125), .VAR46 (VAR46), .VAR153 (VAR153), .VAR156 (VAR96), .VAR87 (VAR136), .VAR95 (VAR164), .VAR76 (VAR143), .VAR80 (VAR67), .VAR60 (VAR36), .VAR74 (VAR152), .VAR89 (VAR151), .VAR135 (VAR28), .VAR24 (VAR63), .VAR177 (VAR172), .VAR88 (VAR155), .VAR44 (VAR105), .VAR121 (VAR49), .VAR166 (VAR73), .VAR33 (VAR139), .VAR189 (VAR98), .VAR64 (VAR85), .VAR187 (VAR13), .VAR138 (VAR52), .VAR32 (VAR192), .VAR117 (VAR7), .VAR157 (VAR43), .VAR162 (VAR162), .VAR113 (VAR113), .VAR10 (VAR10), .VAR34 (VAR34), .VAR165 (VAR165), .VAR122 (VAR122), .VAR104 (VAR104), .VAR20 (VAR20), .VAR161 (VAR161), .VAR101 (VAR101), .VAR45 (VAR45), .VAR58 (VAR58), .VAR42 (VAR42), .VAR111 (VAR111), .VAR59 (VAR59), .VAR21 (VAR21), .VAR163 (VAR163), .VAR17 (VAR17), .VAR193 (VAR193), .VAR120 (VAR120), .VAR128 (VAR128), .VAR182 (VAR182), .VAR124 (VAR124), .VAR131 (VAR131), .VAR27 (1'b0), .VAR115 (1'b0), .VAR106 (), .VAR159 (8'b00000000), .VAR102 (4'b0000), .VAR108 (32'b00000000000000000000000000000000), .VAR141 (), .VAR94 (), .VAR83 (1'b0), .VAR183 (1'b0), .VAR61 (1'b0), .VAR144 (1'b0), .VAR186 (1'b0), .VAR150 (1'b0), .VAR40 (), .VAR118 (1'b0), .VAR68 (1'b0), .VAR147 (), .VAR97 (1'b0), .VAR30 (1'b0), .VAR145 (), .VAR160 () );
VAR48 #(
.VAR167 (3),
.VAR22 (24),
.VAR100 (64),
.VAR148 (8),
.VAR107 (4)
) VAR84 (
.VAR78 (VAR174), .VAR127 (VAR2), .VAR93 (VAR47), .VAR119 (VAR2), .VAR180 (VAR180), .VAR173 (VAR173), .VAR53 (VAR53), .VAR57 (VAR57), .VAR184 (VAR184), .VAR99 (VAR99), .VAR39 (VAR39), .VAR15 (VAR15), .VAR77 (VAR77), .VAR26 (VAR26), .VAR156 (VAR96), .VAR87 (VAR136), .VAR95 (VAR164), .VAR76 (VAR143), .VAR80 (VAR67), .VAR60 (VAR36), .VAR74 (VAR152), .VAR89 (VAR151), .VAR135 (VAR28), .VAR24 (VAR63), .VAR177 (VAR172), .VAR88 (VAR155), .VAR44 (VAR105), .VAR121 (VAR49), .VAR166 (VAR73), .VAR33 (VAR139), .VAR189 (VAR98), .VAR64 (VAR85), .VAR187 (VAR13), .VAR138 (VAR52), .VAR32 (VAR192), .VAR117 (VAR7), .VAR157 (VAR43), .VAR61 (1'b0), .VAR144 (1'b0), .VAR97 (1'b0) );
endmodule
|
lgpl-3.0
|
trivoldus28/pulsarch-verilog
|
design/sys/iop/jbi/jbi_min/rtl/jbi_min.v
| 36,521 |
module MODULE1 (
VAR236, VAR30, VAR213,
VAR200, VAR89, VAR201,
VAR122, VAR155, VAR68,
VAR44, VAR10, VAR8,
VAR130, VAR73, VAR152,
VAR32, VAR16, VAR198,
VAR33, VAR204,
VAR169, VAR78,
VAR99, VAR82, VAR212,
VAR172, VAR85,
VAR168, VAR51,
VAR15, VAR234,
VAR166, VAR224,
VAR194, VAR52, VAR1,
VAR9, VAR148,
VAR237, VAR156, VAR29,
VAR11, VAR132, VAR14,
VAR50, VAR211, VAR220,
VAR128, VAR183, VAR203,
VAR57, VAR149, VAR36,
VAR100, VAR197, VAR131,
VAR127, VAR170, VAR22, VAR113, VAR154,
VAR115, VAR160, VAR104, VAR205,
VAR81, VAR162, VAR53,
VAR230,
clk, VAR3, VAR231, VAR110, VAR58, VAR142, VAR135,
VAR64, VAR190, VAR46, VAR193,
VAR134, VAR136,
VAR179, VAR167,
VAR192, VAR86,
VAR107, VAR37,
VAR92, VAR227,
VAR217, VAR103,
VAR222, VAR91,
VAR61, VAR210, VAR55,
VAR151, VAR19,
VAR39, VAR189,
VAR219, VAR223,
VAR18, VAR6,
VAR123, VAR105,
VAR114, VAR144,
VAR90, VAR129,
VAR185, VAR42, VAR75, VAR106,
VAR232, VAR184, VAR120,
VAR27, VAR7, VAR23,
VAR87, VAR48, VAR147,
VAR59, VAR186, VAR174
);
input clk;
input VAR3;
input VAR231;
input VAR110;
input VAR58;
input VAR142;
input VAR135;
input VAR64;
input VAR190;
input VAR46;
input [4:0] VAR193;
input [6:0] VAR134;
input VAR136;
input VAR179;
input VAR167;
input VAR192;
input VAR86;
input VAR107;
input VAR37;
input VAR92;
input VAR227;
input [3:0] VAR217;
input [3:0] VAR103;
input [1:0] VAR222;
input [3:0] VAR91;
input VAR61;
input VAR210;
input [37:30] VAR55;
input [1:0] VAR151;
input [31:0] VAR19;
input VAR39;
input VAR189;
input VAR219;
input [3:0] VAR223;
input [23:0] VAR18;
output VAR236;
output VAR30;
output VAR213;
output VAR200;
output VAR89;
output VAR201;
output VAR122;
output VAR155;
output VAR68;
output VAR44;
output VAR10;
output VAR8;
output VAR130;
output VAR73;
output VAR152;
output VAR32;
output VAR16;
output VAR198;
output VAR33;
output [2:0] VAR204;
output [7:0] VAR169;
output [4:0] VAR78;
output [42:0] VAR99;
output [63:0] VAR82;
output [63:0] VAR212;
output [2:0] VAR172;
output [3:0] VAR85;
output [7:0] VAR168;
output [7:0] VAR51;
output [7:0] VAR15;
output [7:0] VAR234;
output [7:0] VAR166;
output [7:0] VAR224;
output [7:0] VAR194;
output VAR52;
output VAR1;
output [4:0] VAR9;
output VAR148;
output [3:0] VAR237;
output [3:0] VAR156;
output [3:0] VAR29;
output [3:0] VAR11;
output [31:0] VAR132;
output [6:0] VAR14;
output VAR50; input VAR6; input VAR123;
output [31:0] VAR211;
output [6:0] VAR220;
output VAR128; input VAR105; input VAR114;
output [31:0] VAR183;
output [6:0] VAR203;
output VAR57; input VAR144; input VAR90;
output [31:0] VAR149;
output [6:0] VAR36;
output VAR100; input VAR129; input VAR185;
input [7:0] VAR42;
input [127:0] VAR75;
input [3:0] VAR106;
input VAR232;
input VAR184;
input VAR120;
input VAR27;
input VAR7;
input VAR23;
input VAR87;
input VAR48;
input VAR147;
input VAR59;
input VAR186;
input [5:0] VAR174;
output VAR197;
output [VAR158-1:0] VAR131; output VAR127; output VAR170;
output [VAR158-1:0] VAR22;
output VAR113;
output VAR154;
output [127:0] VAR115;
output VAR160;
output VAR104;
output VAR205;
output VAR81;
output VAR162;
output [VAR207-1:0] VAR53;
output [VAR207-1:0] VAR230;
wire VAR62; wire [4:0] VAR206;wire [4:0] VAR126;wire [7:0] VAR187; wire VAR191; wire VAR121; wire VAR70; wire VAR12; wire VAR26; wire [2:0] VAR77; wire VAR94; wire VAR133; wire VAR80; wire VAR65; wire VAR182; wire VAR5; wire VAR138; wire VAR175; wire VAR38; wire VAR226; wire VAR43; wire VAR233; wire VAR60; wire VAR221; wire VAR40; wire VAR214; wire VAR67; wire VAR21; wire VAR180; wire [VAR83-1:0]VAR35; wire VAR47; wire VAR218; wire VAR63; wire VAR98; wire [VAR28-1:0]VAR17; wire VAR173; wire VAR13; wire [VAR207-1:0]VAR202; wire [VAR207-1:0]VAR45;wire [VAR207-1:0]VAR25;wire [VAR207-1:0]VAR72;wire [VAR207-1:0]VAR84;
VAR109 #(1) VAR66 (
.VAR119(VAR126[0] ), .din(VAR193[0]), .clk(clk), .VAR176(VAR3)); VAR150 #(1) VAR79 (
.VAR119(VAR126[1] ), .din(VAR193[1]), .clk(clk), .VAR3(VAR3)); VAR109 #(1) VAR20 (
.VAR119(VAR126[2] ), .din(VAR193[2]), .clk(clk), .VAR176(VAR3)); VAR150 #(1) VAR24 (
.VAR119(VAR126[3] ), .din(VAR193[3]), .clk(clk), .VAR3(VAR3)); VAR109 #(1) VAR157 (
.VAR119(VAR126[4] ), .din(VAR193[4]), .clk(clk), .VAR176(VAR3));
VAR146 #(1) VAR117 (
.VAR119(VAR206[0]), .din(VAR126[0]), .en(VAR190), .VAR176(VAR62), .clk(VAR142)); VAR95 #(1) VAR139 (
.VAR119(VAR206[1]), .din(VAR126[1]), .en(VAR190), .VAR3(VAR62), .clk(VAR142)); VAR146 #(1) VAR171 (
.VAR119(VAR206[2]), .din(VAR126[2]), .en(VAR190), .VAR176(VAR62), .clk(VAR142)); VAR95 #(1) VAR97 (
.VAR119(VAR206[3]), .din(VAR126[3]), .en(VAR190), .VAR3(VAR62), .clk(VAR142)); VAR146 #(1) VAR215 (
.VAR119(VAR206[4]), .din(VAR126[4]), .en(VAR190), .VAR176(VAR62), .clk(VAR142));
VAR111 VAR140 (
.VAR119(VAR62), .din(VAR135), .clk(VAR142), .VAR3(VAR231));
VAR111 VAR161 (
.VAR119(VAR233), .din(VAR135), .clk(VAR142), .VAR3(VAR231)); VAR111 VAR101 (
.VAR119(VAR60), .din(VAR135), .clk(VAR142), .VAR3(VAR231)); VAR111 VAR165 (
.VAR119(VAR221), .din(VAR135), .clk(VAR142), .VAR3(VAR231)); VAR111 VAR34 (
.VAR119(VAR40), .din(VAR135), .clk(VAR142), .VAR3(VAR231));
VAR56 VAR229 (
.VAR115 (VAR115[127:0]),
.VAR187(VAR187[7:0]),
.VAR131 (VAR131[VAR158-1:0]),
.VAR127 (VAR127),
.VAR170 (VAR170),
.VAR22 (VAR22[VAR158-1:0]),
.VAR197(VAR197),
.VAR160(VAR160),
.VAR104(VAR104),
.VAR205(VAR205),
.VAR81(VAR81),
.VAR162(VAR162),
.VAR133 (VAR133),
.VAR77 (VAR77[2:0]),
.VAR70 (VAR70),
.VAR26 (VAR26),
.VAR94(VAR94),
.VAR12(VAR12),
.VAR191 (VAR191),
.VAR121(VAR121),
.VAR80 (VAR80),
.VAR30(VAR30),
.VAR213(VAR213),
.VAR200(VAR200),
.VAR89(VAR89),
.VAR201(VAR201),
.VAR122(VAR122),
.VAR155(VAR155),
.VAR68(VAR68),
.VAR44(VAR44),
.VAR10(VAR10),
.VAR8(VAR8),
.VAR130(VAR130),
.VAR73(VAR73),
.VAR33(VAR33),
.VAR204(VAR204[2:0]),
.VAR169(VAR169[7:0]),
.VAR78(VAR78[4:0]),
.VAR99(VAR99[42:0]),
.VAR82(VAR82[63:0]),
.VAR212(VAR212[63:0]),
.VAR172(VAR172[2:0]),
.VAR85(VAR85[3:0]),
.VAR168(VAR168[7:0]),
.VAR51(VAR51[7:0]),
.VAR15(VAR15[7:0]),
.VAR234(VAR234[7:0]),
.VAR166(VAR166[7:0]),
.VAR224(VAR224[7:0]),
.VAR194(VAR194[7:0]),
.VAR236(VAR236),
.VAR52(VAR52),
.VAR1(VAR1),
.VAR9(VAR9[4:0]),
.clk (clk),
.VAR3 (VAR3),
.VAR75 (VAR75[127:0]),
.VAR42 (VAR42[7:0]),
.VAR106 (VAR106[3:0]),
.VAR232(VAR232),
.VAR23(VAR23),
.VAR87(VAR87),
.VAR48(VAR48),
.VAR147(VAR147),
.VAR59(VAR59),
.VAR186(VAR186),
.VAR174(VAR174[5:0]),
.VAR134(VAR134[6:0]),
.VAR136(VAR136),
.VAR179(VAR179),
.VAR167(VAR167),
.VAR192(VAR192),
.VAR92(VAR92),
.VAR86(VAR86),
.VAR107(VAR107),
.VAR37(VAR37),
.VAR227(VAR227),
.VAR55(VAR55[37:30]),
.VAR189(VAR189),
.VAR39(VAR39),
.VAR219(VAR219),
.VAR223(VAR223[3:0]),
.VAR18(VAR18[23:0]));
VAR125 VAR69 (
.VAR154 (VAR154),
.VAR113 (VAR113),
.VAR148(VAR148),
.VAR214 (VAR214),
.VAR67 (VAR67),
.VAR21 (VAR21),
.VAR180 (VAR180),
.VAR35 (VAR35[VAR83-1:0]),
.VAR47 (VAR47),
.VAR218 (VAR218),
.VAR63 (VAR63),
.VAR98 (VAR98),
.VAR17 (VAR17[VAR28-1:0]),
.VAR173 (VAR173),
.VAR13 (VAR13),
.VAR231 (VAR231),
.clk (clk),
.VAR217(VAR217[3:0]),
.VAR103(VAR103[3:0]),
.VAR61(VAR61),
.VAR210(VAR210),
.VAR46 (VAR46),
.VAR187 (VAR187[VAR153:VAR108]),
.VAR191 (VAR191),
.VAR121 (VAR121),
.VAR70 (VAR70),
.VAR12 (VAR12),
.VAR26 (VAR26),
.VAR77 (VAR77[2:0]),
.VAR94 (VAR94),
.VAR133 (VAR133),
.VAR65 (VAR65),
.VAR182 (VAR182),
.VAR5 (VAR5),
.VAR138 (VAR138),
.VAR175 (VAR175),
.VAR38 (VAR38),
.VAR226 (VAR226),
.VAR43 (VAR43),
.VAR3 (VAR3),
.VAR58 (VAR58),
.VAR110 (VAR110),
.VAR208 (VAR115[127:0]));
VAR49 VAR102 (
.VAR53(VAR53[VAR207-1:0]),
.VAR230 (VAR230[VAR207-1:0]),
.VAR202(VAR202[VAR207-1:0]),
.VAR45(VAR45[VAR207-1:0]),
.VAR25(VAR25[VAR207-1:0]),
.VAR72(VAR72[VAR207-1:0]),
.VAR84(VAR84[VAR207-1:0]),
.clk (clk),
.VAR3 (VAR3),
.VAR142 (VAR142),
.VAR135 (VAR62), .VAR208 (VAR115[127:64]), .VAR133 (VAR133),
.VAR70 (VAR70),
.VAR26 (VAR26),
.VAR80 (VAR80),
.VAR94(VAR94),
.VAR13 (VAR13),
.VAR184(VAR184),
.VAR120(VAR120),
.VAR27(VAR27),
.VAR7(VAR7));
VAR88 VAR2 (
.VAR137 (VAR14), .VAR164 (VAR132), .VAR143 (VAR50), .VAR74 (VAR152), .VAR216 (VAR237), .VAR209 (VAR65), .VAR118 (VAR175), .VAR231 (VAR231),
.clk (clk),
.VAR142 (VAR142),
.VAR135 (VAR233), .VAR190 (VAR190),
.VAR64 (VAR64),
.VAR193(VAR206[4:0]), .VAR222(VAR222[1:0]),
.VAR91(VAR91[3:0]),
.VAR151(VAR151[1:0]),
.VAR19(VAR19[31:0]),
.VAR46 (VAR46),
.VAR228 (VAR23), .VAR196 (VAR184), .VAR3 (VAR3),
.VAR58 (VAR58),
.VAR124 (VAR6), .VAR145(VAR123), .VAR110 (VAR110),
.VAR235 (VAR214), .VAR35 (VAR35[VAR83-1:0]),
.VAR225 (VAR47), .VAR17 (VAR17[VAR28-1:0]),
.VAR173 (VAR173),
.VAR202 (VAR202[VAR207-1:0]),
.VAR181 (VAR45[VAR207-1:0]));
VAR88 VAR116 (
.VAR137 (VAR220), .VAR164 (VAR211), .VAR143 (VAR128), .VAR74 (VAR32), .VAR216 (VAR156), .VAR209 (VAR182), .VAR118 (VAR38), .VAR231 (VAR231),
.clk (clk),
.VAR142 (VAR142),
.VAR135 (VAR60), .VAR190 (VAR190),
.VAR64 (VAR64),
.VAR193(VAR206[4:0]), .VAR222(VAR222[1:0]),
.VAR91(VAR91[3:0]),
.VAR151(VAR151[1:0]),
.VAR19(VAR19[31:0]),
.VAR46 (VAR46),
.VAR228 (VAR87), .VAR196 (VAR120), .VAR3 (VAR3),
.VAR58 (VAR58),
.VAR124 (VAR105), .VAR145(VAR114), .VAR110 (VAR110),
.VAR235 (VAR67), .VAR35 (VAR35[VAR83-1:0]),
.VAR225 (VAR218), .VAR17 (VAR17[VAR28-1:0]),
.VAR173 (VAR173),
.VAR202 (VAR202[VAR207-1:0]),
.VAR181 (VAR25[VAR207-1:0]));
VAR88 VAR54 (
.VAR137 (VAR203), .VAR164 (VAR183), .VAR143 (VAR57), .VAR74 (VAR16), .VAR216 (VAR29), .VAR209 (VAR5), .VAR118 (VAR226), .VAR231 (VAR231),
.clk (clk),
.VAR142 (VAR142),
.VAR135 (VAR221), .VAR190 (VAR190),
.VAR64 (VAR64),
.VAR193(VAR206[4:0]), .VAR222(VAR222[1:0]),
.VAR91(VAR91[3:0]),
.VAR151(VAR151[1:0]),
.VAR19(VAR19[31:0]),
.VAR46 (VAR46),
.VAR228 (VAR48), .VAR196 (VAR27), .VAR3 (VAR3),
.VAR58 (VAR58),
.VAR124 (VAR144), .VAR145(VAR90), .VAR110 (VAR110),
.VAR235 (VAR21), .VAR35 (VAR35[VAR83-1:0]),
.VAR225 (VAR63), .VAR17 (VAR17[VAR28-1:0]),
.VAR173 (VAR173),
.VAR202 (VAR202[VAR207-1:0]),
.VAR181 (VAR72[VAR207-1:0]));
VAR88 VAR41 (
.VAR137 (VAR36), .VAR164 (VAR149), .VAR143 (VAR100), .VAR74 (VAR198), .VAR216 (VAR11), .VAR209 (VAR138), .VAR118 (VAR43), .VAR231 (VAR231),
.clk (clk),
.VAR142 (VAR142),
.VAR135 (VAR40), .VAR190 (VAR190),
.VAR64 (VAR64),
.VAR193(VAR206[4:0]), .VAR222(VAR222[1:0]),
.VAR91(VAR91[3:0]),
.VAR151(VAR151[1:0]),
.VAR19(VAR19[31:0]),
.VAR46 (VAR46),
.VAR228 (VAR147), .VAR196 (VAR7), .VAR3 (VAR3),
.VAR58 (VAR58),
.VAR124 (VAR129), .VAR145(VAR185), .VAR110 (VAR110),
.VAR235 (VAR180), .VAR35 (VAR35[VAR83-1:0]),
.VAR225 (VAR98), .VAR17 (VAR17[VAR28-1:0]),
.VAR173 (VAR173),
.VAR202 (VAR202[VAR207-1:0]),
.VAR181 (VAR84[VAR207-1:0]));
always @ ( VAR230 or VAR69.VAR195.VAR96
or VAR202) begin
@clk;
if (VAR69.VAR195.VAR96
&& VAR230 != VAR202)
VAR199 ("MODULE1", 49,"%VAR159 %VAR4: VAR177 - VAR230(0x%VAR163) & VAR202(0x%VAR163) VAR112 out VAR71 sync!",
, VAR230, VAR202);
end
always @ ( VAR210
or VAR184 or VAR120
or VAR27 or VAR7) begin
@VAR142;
if (VAR210
&& ((VAR184
+ VAR120
+ VAR27
+ VAR7) > 1))
VAR199 ("MODULE1", 49,"%VAR159 %VAR4: VAR177 - VAR93 VAR31 VAR178 VAR188*VAR76 VAR141", );
end
endmodule
|
gpl-2.0
|
MarkBlanco/FPGA_Sandbox
|
RecComp/Lab2/CNN_Optimization/cnn_optimization/solution_OH/impl/verilog/convolve_kernel_fcud.v
| 1,881 |
module MODULE1
VAR23 = 17,
VAR7 = 5,
VAR6 = 32,
VAR19 = 32,
VAR11 = 32
)(
input wire clk,
input wire reset,
input wire VAR21,
input wire [VAR6-1:0] VAR3,
input wire [VAR19-1:0] VAR25,
output wire [VAR11-1:0] dout
);
wire VAR5;
wire VAR17;
wire VAR10;
wire [31:0] VAR1;
wire VAR4;
wire [31:0] VAR14;
wire VAR13;
wire [31:0] VAR2;
reg [VAR6-1:0] VAR9;
reg [VAR19-1:0] VAR26;
VAR15 VAR20 (
.VAR5 ( VAR5 ),
.VAR17 ( VAR17 ),
.VAR22 ( VAR10 ),
.VAR8 ( VAR1 ),
.VAR18 ( VAR4 ),
.VAR12 ( VAR14 ),
.VAR24 ( VAR13 ),
.VAR16 ( VAR2 )
);
assign VAR5 = clk;
assign VAR17 = VAR21;
assign VAR10 = 1'b1;
assign VAR1 = VAR9;
assign VAR4 = 1'b1;
assign VAR14 = VAR26;
assign dout = VAR2;
always @(posedge clk) begin
if (VAR21) begin
VAR9 <= VAR3;
VAR26 <= VAR25;
end
end
endmodule
|
mit
|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0
|
cells/sdffq/gf180mcu_fd_sc_mcu7t5v0__sdffq_2.functional.pp.v
| 1,681 |
module MODULE1( VAR5, VAR7, VAR8, VAR3, VAR9, VAR16, VAR22, VAR19 );
input VAR3, VAR8, VAR5, VAR7, VAR16, VAR22, VAR19;
output VAR9;
wire VAR25;
not VAR6( VAR25, VAR8 );
wire VAR23;
not VAR13( VAR23, VAR5 );
wire VAR18;
and VAR10( VAR18, VAR25, VAR23 );
wire VAR20;
not VAR2( VAR20, VAR7 );
wire VAR21;
and VAR4( VAR21, VAR25, VAR20 );
wire VAR17;
and VAR15( VAR17, VAR20, VAR5 );
or VAR12( VAR11, VAR18, VAR21, VAR17 );
VAR24( VAR1, 1'b0, 1'b0, VAR3, VAR11, VAR19 );
not VAR14( VAR9, VAR1 );
endmodule
|
apache-2.0
|
cfangmeier/VFPIX-telescope-Code
|
DAQ_Firmware/src/adc_frontend.v
| 5,473 |
module MODULE1 (
input wire clk, input wire reset,
output wire VAR29,
input wire VAR31,
input wire VAR28,
input wire [31:0] VAR14,
output reg [31:0] VAR19,
input wire [25:0] addr,
output wire VAR27,
input wire [7:0] VAR26,
input wire [7:0] VAR8,
input wire [7:0] VAR23,
input wire [7:0] VAR10,
input wire [7:0] VAR13,
input wire [7:0] VAR35
);
localparam VAR18 = 2'd0,
VAR21 = 2'd1,
VAR3 = 2'd2;
reg [7:0] VAR11;
reg [7:0] VAR1;
reg VAR30;
reg [25:0] VAR20;
reg [1:0] state;
wire [7:0] VAR34;
wire [7:0] VAR6;
wire [9:0] VAR5[7:0];
wire [9:0] VAR4[7:0];
wire [9:0] VAR12[7:0];
wire [9:0] VAR2[7:0];
assign VAR27 = reset | VAR30 | VAR31 | VAR28;
always @( posedge clk ) begin
if ( reset ) begin
VAR11 <= 8'd0;
VAR1 <= 8'd0;
VAR19 <= 32'd0;
VAR30 <= 0;
state <= VAR18;
end
else begin
VAR1 <= 8'd0;
VAR19 <= 32'd0;
case ( state )
VAR18: begin
if ( VAR28 ) begin
VAR30 <= 1;
state <= VAR21;
VAR20 <= addr;
end
else if ( VAR31 ) begin
VAR11 <= {8{VAR14[0]}};
end
end
VAR21: begin
if ( ~VAR6[VAR20[4:2]] ) begin
state <= VAR3;
VAR1[VAR20[4:2]] <= 1;
end
end
VAR3: begin
state <= VAR18;
VAR30 <= 0;
case ( VAR20[1:0] )
2'b00: begin
VAR19 <= {22'd1, VAR5[VAR20[4:2]]};
end
1'b01: begin
VAR19 <= {22'd1, VAR4[VAR20[4:2]]};
end
2'b10: begin
VAR19 <= {22'd1, VAR12[VAR20[4:2]]};
end
2'b11: begin
VAR19 <= {22'd1, VAR2[VAR20[4:2]]};
end
endcase
end
endcase
end
end
generate
genvar VAR22;
for ( VAR22=0; VAR22<8; VAR22=VAR22+1 ) begin: VAR9
VAR16 VAR24 (
.clk ( clk ),
.reset ( reset ),
.VAR11 ( VAR11[VAR22] ),
.VAR1 ( VAR1[VAR22] ),
.VAR6 ( VAR6[VAR22] ),
.VAR5 ( VAR5[VAR22] ),
.VAR4 ( VAR4[VAR22] ),
.VAR12 ( VAR12[VAR22] ),
.VAR2 ( VAR2[VAR22] ),
.VAR26 ( VAR26[VAR22] ),
.VAR8 ( VAR8[VAR22] ),
.VAR23 ( VAR23[VAR22] ),
.VAR10 ( VAR10[VAR22] ),
.VAR13 ( VAR13[VAR22] ),
.VAR35 ( VAR35[VAR22] )
);
end
endgenerate
VAR32 VAR15 (
.VAR17 ( 1'b0 ),
.VAR33 ( clk ),
.VAR25 ( VAR29 ),
.VAR7 ( )
);
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/o221ai/sky130_fd_sc_ms__o221ai.functional.pp.v
| 2,212 |
module MODULE1 (
VAR4 ,
VAR12 ,
VAR13 ,
VAR3 ,
VAR17 ,
VAR7 ,
VAR15,
VAR16,
VAR2 ,
VAR20
);
output VAR4 ;
input VAR12 ;
input VAR13 ;
input VAR3 ;
input VAR17 ;
input VAR7 ;
input VAR15;
input VAR16;
input VAR2 ;
input VAR20 ;
wire VAR11 ;
wire VAR9 ;
wire VAR8 ;
wire VAR6;
or VAR10 (VAR11 , VAR17, VAR3 );
or VAR14 (VAR9 , VAR13, VAR12 );
nand VAR19 (VAR8 , VAR9, VAR11, VAR7 );
VAR1 VAR5 (VAR6, VAR8, VAR15, VAR16);
buf VAR18 (VAR4 , VAR6 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/dlxtp/sky130_fd_sc_lp__dlxtp_1.v
| 2,162 |
module MODULE2 (
VAR8 ,
VAR3 ,
VAR5,
VAR1,
VAR2,
VAR9 ,
VAR4
);
output VAR8 ;
input VAR3 ;
input VAR5;
input VAR1;
input VAR2;
input VAR9 ;
input VAR4 ;
VAR7 VAR6 (
.VAR8(VAR8),
.VAR3(VAR3),
.VAR5(VAR5),
.VAR1(VAR1),
.VAR2(VAR2),
.VAR9(VAR9),
.VAR4(VAR4)
);
endmodule
module MODULE2 (
VAR8 ,
VAR3 ,
VAR5
);
output VAR8 ;
input VAR3 ;
input VAR5;
supply1 VAR1;
supply0 VAR2;
supply1 VAR9 ;
supply0 VAR4 ;
VAR7 VAR6 (
.VAR8(VAR8),
.VAR3(VAR3),
.VAR5(VAR5)
);
endmodule
|
apache-2.0
|
vipinkmenon/fpgadriver
|
src/hw/fpga/source/pcie_if/axi_basic_top.v
| 11,105 |
module MODULE1 #(
parameter VAR13 = 128, parameter VAR17 = "VAR11", parameter VAR29 = "VAR40", parameter VAR15 = "VAR40", parameter VAR2 = 1,
parameter VAR37 = (VAR13 == 128) ? 2 : 1, parameter VAR53 = VAR13 / 8 ) (
input [VAR13-1:0] VAR41, input VAR21, output VAR7, input [VAR53-1:0] VAR16, input VAR34, input [3:0] VAR23,
output [VAR13-1:0] VAR3, output VAR61, input VAR10, output [VAR53-1:0] VAR22, output VAR26, output [21:0] VAR45,
input VAR48, input VAR8,
output [VAR13-1:0] VAR5, output VAR9, output VAR60, output VAR49, input VAR12, output VAR57, output [VAR37-1:0] VAR59, output VAR31, output VAR39, input [5:0] VAR32, output VAR38,
input [VAR13-1:0] VAR58, input VAR18, input VAR54, input VAR46, output VAR51, input VAR44, input [VAR37-1:0] VAR56, input VAR30, input [6:0] VAR47, input VAR35,
input VAR42, output VAR14, input VAR33,
input [2:0] VAR24,
input VAR4, input [1:0] VAR36, input [31:0] VAR25, input VAR6,
input VAR43, output VAR28,
output [2:0] VAR19, input VAR50, input VAR55 );
VAR1 #(
.VAR13( VAR13 ),
.VAR17( VAR17 ),
.VAR2( VAR2 ),
.VAR37( VAR37 ),
.VAR53( VAR53 )
) VAR20 (
.VAR3( VAR3 ),
.VAR61( VAR61 ),
.VAR10( VAR10 ),
.VAR22( VAR22 ),
.VAR26( VAR26 ),
.VAR45( VAR45 ),
.VAR58( VAR58 ),
.VAR18( VAR18 ),
.VAR54( VAR54 ),
.VAR46( VAR46 ),
.VAR51( VAR51 ),
.VAR44( VAR44 ),
.VAR56( VAR56 ),
.VAR30( VAR30 ),
.VAR47( VAR47 ),
.VAR35( VAR35 ),
.VAR19( VAR19 ),
.VAR50( VAR50 ),
.VAR55( VAR55 )
);
VAR52 #(
.VAR13( VAR13 ),
.VAR17( VAR17 ),
.VAR29( VAR29 ),
.VAR15( VAR15 ),
.VAR2( VAR2 ),
.VAR37( VAR37 ),
.VAR53( VAR53 )
) VAR27 (
.VAR41( VAR41 ),
.VAR21( VAR21 ),
.VAR7( VAR7 ),
.VAR16( VAR16 ),
.VAR34( VAR34 ),
.VAR23( VAR23 ),
.VAR48( VAR48 ),
.VAR8( VAR8 ),
.VAR5( VAR5 ),
.VAR9( VAR9 ),
.VAR60( VAR60 ),
.VAR49( VAR49 ),
.VAR12( VAR12 ),
.VAR57( VAR57 ),
.VAR59( VAR59 ),
.VAR31( VAR31 ),
.VAR39( VAR39 ),
.VAR32( VAR32 ),
.VAR38( VAR38 ),
.VAR42( VAR42 ),
.VAR14( VAR14 ),
.VAR33( VAR33 ),
.VAR24( VAR24 ),
.VAR4( VAR4 ),
.VAR36( VAR36 ),
.VAR25( VAR25 ),
.VAR6( VAR6 ),
.VAR43( VAR43 ),
.VAR28( VAR28 ),
.VAR50( VAR50 ),
.VAR55( VAR55 )
);
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/a22oi/sky130_fd_sc_lp__a22oi.pp.symbol.v
| 1,376 |
module MODULE1 (
input VAR1 ,
input VAR2 ,
input VAR7 ,
input VAR5 ,
output VAR6 ,
input VAR8 ,
input VAR3,
input VAR9,
input VAR4
);
endmodule
|
apache-2.0
|
C-L-G/azpr_soc
|
azpr_soc/trunk/ic/digital/azpr_soc/cpu/rtl/mem_stage.v
| 6,983 |
module MODULE1 (
input wire clk, input wire reset,
input wire VAR15, input wire VAR12, output wire VAR42,
output wire [VAR35] VAR14,
input wire [VAR35] VAR13, output wire [VAR4] VAR11, output wire VAR22, output wire VAR30, output wire [VAR35] VAR7,
input wire [VAR35] VAR21, input wire VAR34, input wire VAR32, output wire VAR9, output wire [VAR4] VAR23, output wire VAR36, output wire VAR40, output wire [VAR35] VAR48,
input wire [VAR4] VAR29, input wire VAR44, input wire VAR27, input wire [VAR41] VAR24, input wire [VAR35] VAR26, input wire [VAR5] VAR43, input wire [VAR28] VAR25, input wire VAR47, input wire [VAR20] VAR46, input wire [VAR35] VAR39,
output wire [VAR4] VAR19, output wire VAR33, output wire VAR18, output wire [VAR5] VAR17, output wire [VAR28] VAR49, output wire VAR6, output wire [VAR20] VAR45, output wire [VAR35] VAR3 );
wire [VAR35] VAR2; wire [VAR4] addr; wire VAR8; wire VAR37; wire [VAR35] VAR10; wire [VAR35] out; wire VAR31;
assign VAR14 = out;
VAR38 VAR38 (
.VAR44 (VAR44), .VAR24 (VAR24), .VAR26 (VAR26), .VAR39 (VAR39),
.VAR2 (VAR2), .addr (addr), .VAR8 (VAR8), .VAR37 (VAR37), .VAR10 (VAR10),
.out (out), .VAR31 (VAR31) );
VAR16 VAR16 (
.clk (clk), .reset (reset),
.VAR15 (VAR15), .VAR12 (VAR12), .VAR42 (VAR42),
.addr (addr), .VAR8 (VAR8), .VAR37 (VAR37), .VAR10 (VAR10), .VAR2 (VAR2),
.VAR13 (VAR13), .VAR11 (VAR11), .VAR22 (VAR22), .VAR30 (VAR30), .VAR7 (VAR7),
.VAR21 (VAR21), .VAR34 (VAR34), .VAR32 (VAR32), .VAR9 (VAR9), .VAR23 (VAR23), .VAR36 (VAR36), .VAR40 (VAR40), .VAR48 (VAR48) );
VAR1 VAR1 (
.clk (clk), .reset (reset),
.out (out), .VAR31 (VAR31),
.VAR15 (VAR15), .VAR12 (VAR12),
.VAR29 (VAR29), .VAR44 (VAR44), .VAR27 (VAR27), .VAR43 (VAR43), .VAR25 (VAR25), .VAR47 (VAR47), .VAR46 (VAR46),
.VAR19 (VAR19), .VAR33 (VAR33), .VAR18 (VAR18), .VAR17 (VAR17), .VAR49 (VAR49), .VAR6 (VAR6), .VAR45 (VAR45), .VAR3 (VAR3) );
endmodule
|
apache-2.0
|
impedimentToProgress/ProbableCause
|
ddr2/cores/or1200/or1200_wbmux.v
| 5,392 |
module MODULE1(
clk, rst,
VAR2, VAR12,
VAR5, VAR6, VAR15, VAR9, VAR1,
VAR8, VAR7, VAR10
);
parameter VAR14 = VAR3;
input clk;
input rst;
input VAR2;
input [VAR16-1:0] VAR12;
input [VAR14-1:0] VAR5;
input [VAR14-1:0] VAR6;
input [VAR14-1:0] VAR15;
input [VAR14-1:0] VAR9;
input [VAR14-1:0] VAR1;
output [VAR14-1:0] VAR8;
output [VAR14-1:0] VAR7;
output VAR10;
reg [VAR14-1:0] VAR8;
reg [VAR14-1:0] VAR7;
reg VAR10;
always @(posedge clk or VAR4 rst) begin
if (rst == VAR13) begin
VAR7 <= 32'd0;
VAR10 <= 1'b0;
end
else if (!VAR2) begin
VAR7 <= VAR8;
VAR10 <= VAR12[0];
end
end
always @(VAR5 or VAR6 or VAR15 or VAR9 or VAR1 or VAR12) begin
end
casez(VAR12[VAR16-1:1]) else
casez(VAR12[VAR16-1:1]) VAR11
VAR8 = VAR6;
end
VAR8 = VAR15;
end
VAR8 = VAR9 + 32'h8;
end
VAR8 = VAR1;
end
default : begin
VAR8 = 0;
end
endcase
end
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
models/udp_dlatch_lp_pp_pg_n/sky130_fd_sc_hd__udp_dlatch_lp_pp_pg_n.symbol.v
| 1,444 |
module MODULE1 (
input VAR6 ,
output VAR5 ,
input VAR2 ,
input VAR3,
input VAR1 ,
input VAR4
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/edfxtp/sky130_fd_sc_ms__edfxtp.functional.pp.v
| 1,947 |
module MODULE1 (
VAR13 ,
VAR9 ,
VAR11 ,
VAR6 ,
VAR8,
VAR5,
VAR10 ,
VAR15
);
output VAR13 ;
input VAR9 ;
input VAR11 ;
input VAR6 ;
input VAR8;
input VAR5;
input VAR10 ;
input VAR15 ;
wire VAR1 ;
wire VAR7;
VAR14 VAR3 (VAR7, VAR1, VAR11, VAR6 );
VAR12 VAR16 VAR4 (VAR1 , VAR7, VAR9, , VAR8, VAR5);
buf VAR2 (VAR13 , VAR1 );
endmodule
|
apache-2.0
|
jayrandez/Processor
|
mem_arbiter.v
| 1,067 |
module MODULE1(
output wire[31:0] VAR6,
output wire[31:0] VAR11,
output wire VAR8,
output wire VAR3,
input wire[31:0] VAR7,
input wire[31:0] VAR12,
input wire VAR10,
input wire VAR14,
input wire[31:0] VAR17,
input wire[31:0] VAR2,
input wire VAR9,
input wire VAR16,
input wire[31:0] VAR15,
input wire[31:0] VAR1,
input wire VAR13,
input wire VAR5
);
reg[1:0] VAR4 = 0;
always @ (VAR10, VAR14, VAR9, VAR16, VAR13, VAR5) begin
if(VAR10 || VAR14) begin
VAR4 <= 2'd0;
end else if(VAR9 || VAR16) begin
VAR4 <= 2'd1;
end else if(VAR13 || VAR5) begin
VAR4 <= 2'd2;
end
end
assign VAR6 =
(VAR4 == 0) ? VAR7 :
(VAR4 == 1) ? VAR17 :
VAR15;
assign VAR11 =
(VAR4 == 0) ? VAR12 :
(VAR4 == 1) ? VAR17 :
VAR1;
assign VAR3 = VAR14 || VAR16 || VAR5;
assign VAR8 = VAR10 || VAR9 || VAR13;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/or2/sky130_fd_sc_hd__or2.behavioral.pp.v
| 1,774 |
module MODULE1 (
VAR6 ,
VAR5 ,
VAR13 ,
VAR3,
VAR4,
VAR1 ,
VAR10
);
output VAR6 ;
input VAR5 ;
input VAR13 ;
input VAR3;
input VAR4;
input VAR1 ;
input VAR10 ;
wire VAR8 ;
wire VAR11;
or VAR9 (VAR8 , VAR13, VAR5 );
VAR7 VAR12 (VAR11, VAR8, VAR3, VAR4);
buf VAR2 (VAR6 , VAR11 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/muxb8to1/sky130_fd_sc_hdll__muxb8to1_2.v
| 2,219 |
module MODULE1 (
VAR9 ,
VAR5 ,
VAR3 ,
VAR6,
VAR2,
VAR4 ,
VAR1
);
output VAR9 ;
input [7:0] VAR5 ;
input [7:0] VAR3 ;
input VAR6;
input VAR2;
input VAR4 ;
input VAR1 ;
VAR8 VAR7 (
.VAR9(VAR9),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR6(VAR6),
.VAR2(VAR2),
.VAR4(VAR4),
.VAR1(VAR1)
);
endmodule
module MODULE1 (
VAR9,
VAR5,
VAR3
);
output VAR9;
input [7:0] VAR5;
input [7:0] VAR3;
supply1 VAR6;
supply0 VAR2;
supply1 VAR4 ;
supply0 VAR1 ;
VAR8 VAR7 (
.VAR9(VAR9),
.VAR5(VAR5),
.VAR3(VAR3)
);
endmodule
|
apache-2.0
|
rbarzic/ml-ahb-gen
|
chisel/Ahbmli.v
| 48,620 |
module MODULE1(input clk, input reset,
input [31:0] VAR15,
input VAR105,
input [2:0] VAR83,
input [2:0] VAR7,
input [3:0] VAR73,
input [1:0] VAR91,
input VAR18,
input [31:0] VAR77,
output[31:0] VAR2,
output VAR101,
output VAR23,
output[31:0] VAR87,
output VAR103,
output[2:0] VAR12,
output[2:0] VAR55,
output[3:0] VAR28,
output[1:0] VAR4,
output VAR61,
output[31:0] VAR102,
input [31:0] VAR63,
output VAR1,
output VAR27,
input VAR37,
input VAR53,
output[31:0] VAR33,
output VAR78,
output[2:0] VAR49,
output[2:0] VAR46,
output[3:0] VAR47,
output[1:0] VAR40,
output VAR96,
output[31:0] VAR89,
input [31:0] VAR45,
output VAR13,
output VAR99,
input VAR17,
input VAR106
);
wire VAR14;
reg VAR30;
wire VAR86;
wire VAR31;
wire VAR100;
wire VAR84;
wire VAR70;
wire VAR74;
wire VAR98;
wire[1:0] VAR10;
wire[1:0] VAR94;
wire VAR11;
wire VAR56;
wire[1:0] VAR39;
reg [1:0] VAR62;
wire[1:0] VAR54;
wire VAR66;
wire VAR25;
wire[3:0] VAR92;
wire[31:0] VAR44;
reg [31:0] VAR69;
wire[31:0] VAR81;
wire VAR93;
wire VAR20;
wire VAR43;
wire[3:0] VAR90;
wire VAR67;
wire VAR29;
wire VAR85;
wire VAR57;
reg VAR16;
wire VAR24;
wire VAR34;
reg VAR42;
wire VAR97;
wire VAR72;
wire VAR76;
wire VAR50;
wire VAR19;
wire VAR71;
wire VAR80;
wire VAR6;
wire[31:0] VAR51;
reg [31:0] VAR41;
wire VAR22;
reg VAR65;
wire VAR88;
wire[3:0] VAR59;
reg [3:0] VAR38;
wire[3:0] VAR79;
wire[2:0] VAR64;
reg [2:0] VAR82;
wire[2:0] VAR60;
wire[2:0] VAR95;
reg [2:0] VAR9;
wire[2:0] VAR26;
wire VAR52;
reg VAR58;
wire VAR21;
wire VAR68;
wire VAR35;
wire VAR75;
wire VAR5;
wire VAR104;
wire VAR48;
wire[31:0] VAR36;
wire[31:0] VAR8;
wire[31:0] VAR32;
integer VAR3;
|
gpl-3.0
|
EPiCS/soundgates
|
hardware/design/reference/cf_lib/edk/pcores/axi_dmac_v1_00_a/hdl/verilog/address_generator.v
| 4,799 |
module MODULE1 (
input clk,
input VAR9,
input VAR23,
output reg VAR11,
input [31:VAR14] VAR5,
input [3:0] VAR12,
output reg [VAR8-1:0] VAR13,
input [VAR8-1:0] VAR17,
input VAR20,
input VAR4,
input enable,
input VAR24,
output reg VAR15,
input VAR1,
output reg VAR16,
output [31:0] addr,
output [ 7:0] VAR2,
output [ 2:0] VAR7,
output [ 1:0] VAR19,
output [ 2:0] VAR21,
output [ 3:0] VAR6
);
parameter VAR8 = 3;
parameter VAR14 = 3;
parameter VAR25 = 7;
parameter VAR22 = 24;
localparam VAR18 = 2**(VAR25-VAR14);
assign VAR19 = 2'b01;
assign VAR21 = 3'b000;
assign VAR6 = 4'b0011;
assign VAR2 = VAR4 ? VAR12 : VAR18 - 1;
assign VAR7 = 3'b011;
reg [31-VAR14:0] address = 'h00;
reg [VAR25-VAR14-1:0] VAR3 = 'h00;
assign addr = {address, {VAR14{1'b0}}};
always @(posedge clk) begin
if (VAR9 == 1'b0) begin
VAR15 <= 1'b0;
end else begin
if (enable)
VAR15 <= 1'b1;
end
else if (~VAR16)
VAR15 <= 1'b0;
end
end
always @(posedge clk) begin
if (VAR9 == 1'b0) begin
address <= 'h00;
VAR3 <= 'h00;
VAR11 <= 1'b1;
VAR16 <= 1'b0;
end else begin
if (~VAR15) begin
VAR11 <= 1'b1;
end else if (VAR11) begin
if (VAR23 && enable) begin
address <= VAR5;
VAR11 <= 1'b0;
end
end else begin
if (VAR16 && VAR1) begin
address <= address + VAR18;
VAR16 <= 1'b0;
if (VAR4)
VAR11 <= 1'b1;
end else if (VAR13 != VAR17) begin
VAR16 <= 1'b1;
end
end
end
end
always @(posedge clk) begin
if (VAR9 == 1'b0) begin
VAR13 <='h0;
end else begin
if ((VAR16 && VAR1) ||
(VAR20 && VAR13 != VAR17))
VAR13 <= VAR10(VAR13);
end
end
endmodule
|
mit
|
bmartini/verilog-arbiter
|
src/arbiter.v
| 2,939 |
module MODULE1
VAR1 = 6,
VAR2 = ((VAR1 > 1) ? VAR5(VAR1) : 1))
(input clk,
input rst,
input [VAR1-1:0] request,
output reg [VAR1-1:0] VAR7,
output reg [VAR2-1:0] select,
output reg VAR3
);
localparam VAR6 = 2*VAR1;
function [VAR2-1:0] VAR8 (
input [VAR1-1:0] in
);
reg VAR9;
integer VAR4;
begin
VAR9 = 1'b0;
VAR8 = 'b0;
for (VAR4 = 0; VAR4 < VAR1; VAR4 = VAR4 + 1) begin
if (in[VAR4] & ~VAR9) begin
VAR9 = 1'b1;
VAR8 = VAR4[0 +: VAR2];
end
end
end
endfunction
|
mit
|
sh-chris110/chris
|
FPGA/chris.system.dma.ok/Qsys/soc_design/synthesis/submodules/altera_up_rs232_out_serializer.v
| 6,267 |
module MODULE1 (
clk,
reset,
VAR6,
VAR7,
VAR22,
VAR29
);
parameter VAR1 = 9; parameter VAR27 = 433;
parameter VAR26 = 216;
parameter VAR23 = 11; parameter VAR5 = 9;
input clk;
input reset;
input [VAR5: 0] VAR6;
input VAR7;
output reg [ 7: 0] VAR22;
output reg VAR29;
wire VAR8;
wire VAR25;
wire VAR13;
wire VAR24;
wire VAR4;
wire [ 6: 0] VAR11;
wire [VAR5: 0] VAR17;
reg VAR10;
reg [VAR5+1:0] VAR3;
always @(posedge clk)
begin
if (reset)
VAR22 <= 8'h00;
end
else
VAR22 <= 8'h80 - {VAR4, VAR11};
end
always @(posedge clk)
begin
if (reset)
VAR29 <= 1'b1;
end
else
VAR29 <= VAR3[0];
end
always @(posedge clk)
begin
if (reset)
VAR10 <= 1'b0;
end
else if (VAR25)
VAR10 <= 1'b0;
else if (VAR24 == 1'b0)
VAR10 <= 1'b1;
end
always @(posedge clk)
begin
if (reset)
VAR3 <= {(VAR5 + 2){1'b1}};
end
else if (VAR13)
VAR3 <= {VAR17, 1'b0};
else if (VAR8)
VAR3 <=
{1'b1, VAR3[VAR5+1:1]};
end
assign VAR13 =
~VAR10 & ~VAR24 & ~VAR25;
VAR18 VAR31 (
.clk (clk),
.reset (reset),
.VAR9 (~VAR10),
.VAR14 (VAR8),
.VAR20 (),
.VAR25 (VAR25)
);
VAR31.VAR1 = VAR1,
VAR31.VAR27 = VAR27,
VAR31.VAR26 = VAR26,
VAR31.VAR23 = VAR23;
VAR21 VAR12 (
.clk (clk),
.reset (reset),
.VAR32 (VAR7 & ~VAR4),
.VAR15 (VAR6),
.VAR28 (VAR13),
.VAR24 (VAR24),
.VAR4 (VAR4),
.VAR19 (VAR11),
.VAR16 (VAR17)
);
VAR12.VAR5 = VAR5,
VAR12.VAR2 = 128,
VAR12.VAR30 = 6;
endmodule
|
gpl-2.0
|
sh-chris110/chris
|
FPGA/atlas_linux_ghrd/soc_system/synthesis/submodules/soc_system_master_secure.v
| 21,783 |
module MODULE1 #(
parameter VAR38 = 0,
parameter VAR42 = 50000,
parameter VAR45 = 2
) (
input wire VAR13, input wire VAR7, output wire [31:0] VAR34, input wire [31:0] VAR37, output wire VAR46, output wire VAR11, output wire [31:0] VAR36, input wire VAR10, input wire VAR47, output wire [3:0] VAR40, output wire VAR48 );
wire VAR39; wire [7:0] VAR6; wire VAR27; wire [7:0] VAR14; wire VAR3; wire VAR9; wire [7:0] VAR43; wire VAR23; wire VAR29; wire [7:0] VAR33; wire VAR28; wire [7:0] VAR8; wire VAR22; wire VAR35; wire VAR16; wire [7:0] VAR30; wire VAR1; wire VAR44; wire VAR26; wire VAR25; wire [7:0] VAR5; wire VAR24; wire VAR18; wire VAR31; wire VAR15; wire [7:0] VAR19; wire VAR21; wire [7:0] VAR4; wire VAR32; wire VAR2; wire VAR20; wire [7:0] VAR12; wire VAR17; wire VAR41;
generate
if (VAR38 != 0)
begin
begin
begin
|
gpl-2.0
|
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.