repo_name
stringlengths 6
79
| path
stringlengths 4
249
| size
int64 1.02k
768k
| content
stringlengths 15
207k
| license
stringclasses 14
values |
|---|---|---|---|---|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/clkdlybuf4s50/sky130_fd_sc_hd__clkdlybuf4s50.behavioral.v
| 1,439 |
module MODULE1 (
VAR9,
VAR5
);
output VAR9;
input VAR5;
supply1 VAR1;
supply0 VAR4;
supply1 VAR3 ;
supply0 VAR2 ;
wire VAR8;
buf VAR6 (VAR8, VAR5 );
buf VAR7 (VAR9 , VAR8 );
endmodule
|
apache-2.0
|
tmolteno/TART
|
hardware/FPGA/ddrmem/spartan3/iobs.v
| 7,304 |
module MODULE1 (
VAR34,
VAR26, VAR21,
VAR39,
VAR74,
VAR2,
VAR16,
VAR70,
VAR59,
VAR8,
VAR67,
VAR36,
VAR24,
VAR20,
VAR7,
VAR43,
VAR13,
VAR14,
VAR31,
VAR29,
VAR64,
VAR46,
VAR49,
VAR35,
VAR15,
VAR37,
VAR57
);
parameter VAR1 = 16;
parameter VAR71 = 13;
parameter VAR58 = 2;
parameter VAR25 = VAR1 / VAR58 - 1;
input VAR34;
input VAR26;
input VAR21;
input VAR39;
input VAR74;
input VAR2;
input VAR16;
input VAR70;
input [1:0] VAR59;
input [VAR71-1:0] VAR8;
input VAR20;
input [VAR58*2-1:0] VAR67;
input [VAR1*2-1:0] VAR36;
input VAR24; output [VAR1*2-1:0] VAR7;
output VAR43; output VAR13; output VAR14;
output VAR31;
output VAR64;
output VAR29;
output VAR46;
output [1:0] VAR49;
output [VAR71-1:0] VAR35;
output [VAR58-1:0] VAR15;
inout [VAR1-1:0] VAR37;
inout [VAR58-1:0] VAR57;
reg VAR14 = 0;
reg VAR31 = 1; reg VAR29 = 1; reg VAR64 = 1; reg VAR46 = 1;
reg [1:0] VAR49 = 0; reg [12:0] VAR35 = 0;
VAR22 VAR63 (
.VAR42 (VAR43),
.VAR12 (VAR34),
.VAR44 (~VAR34),
.VAR66 (VAR50),
.VAR54 (0),
.VAR27 (1),
.VAR17 (VAR21),
.VAR47 (0)
);
VAR22 VAR32 (
.VAR42 (VAR13),
.VAR12 (VAR34),
.VAR44 (~VAR34),
.VAR66 (VAR50),
.VAR54 (1),
.VAR27 (0),
.VAR17 (0),
.VAR47 (VAR21)
);
always @(posedge VAR34)
begin
if (VAR21)
begin
VAR14 <= VAR41 0;
VAR31 <= VAR41 1;
VAR29 <= VAR41 1;
VAR64 <= VAR41 1;
VAR46 <= VAR41 1;
end
else
begin
VAR14 <= VAR41 1;
VAR31 <= VAR41 VAR74;
VAR29 <= VAR41 VAR2;
VAR64 <= VAR41 VAR16;
VAR46 <= VAR41 VAR70;
end
end
reg [1:0] VAR5 = 0;
reg [12:0] VAR73 = 0;
always @(posedge VAR34)
begin
VAR49 <= VAR41 VAR59;
VAR35 <= VAR41 VAR8;
end
reg VAR18 = 0;
always @(negedge VAR34)
begin
if (VAR21)
VAR18 <= 0;
end
else if (VAR20)
VAR18 <= 1;
else
VAR18 <= 0;
end
wire [VAR1-1:0] VAR10;
wire [VAR58-1:0] VAR68;
wire [VAR58-1:0] VAR62;
wire [VAR1-1:0] VAR69 = VAR36 [VAR1*2-1:VAR1];
wire [VAR1-1:0] VAR30 = VAR36 [VAR1-1:0];
wire [VAR1-1:0] VAR23;
wire [VAR1-1:0] VAR51;
assign VAR7 [VAR1-1:0] = VAR51;
assign VAR7 [VAR1*2-1:VAR1] = VAR23;
wire [VAR1-1:0] VAR53;
wire [VAR58-1:0] VAR60 = VAR67 [VAR58*2-1:VAR58];
wire [VAR58-1:0] VAR19 = VAR67 [VAR58-1:0];
assign .5 VAR53 [7:0] = {VAR57 [0], VAR57 [0], VAR57 [0], VAR57 [0], VAR57 [0], VAR57 [0], VAR57 [0], VAR57 [0]};
assign .5 VAR53 [15:8] = {VAR57 [1], VAR57 [1], VAR57 [1], VAR57 [1], VAR57 [1], VAR57 [1], VAR57 [1], VAR57 [1]};
VAR22 VAR45 [VAR1-1:0] (
.VAR12 (VAR26),
.VAR44 (~VAR26),
.VAR66 (1'b1),
.VAR54 (VAR69),
.VAR27 (VAR30),
.VAR17 (1'b0),
.VAR47 (1'b0),
.VAR42 (VAR10)
);
VAR72 VAR6 [VAR1-1:0] (
.VAR12 (VAR53),
.VAR44 (~VAR53),
.VAR66 (1'b1),
.VAR48 (VAR37),
.VAR17 (1'b0),
.VAR47 (1'b0),
.VAR28 (VAR51),
.VAR33 (VAR23)
);
VAR22 VAR38 [VAR58-1:0] (
.VAR12 (VAR26),
.VAR44 (~VAR26),
.VAR66 (1'b1),
.VAR54 (VAR60),
.VAR27 (VAR19),
.VAR17 (1'b0),
.VAR47 (1'b0),
.VAR42 (VAR62)
);
VAR22 VAR61 [VAR58-1:0] (
.VAR12 (VAR34),
.VAR44 (~VAR34),
.VAR66 (1'b1),
.VAR54 (1'b0),
.VAR27 (1'b1),
.VAR17 (~VAR24),
.VAR47 (1'b0),
.VAR42 (VAR68)
);
VAR3 VAR65 [VAR1-1:0] (
.VAR4 (VAR20 & VAR18),
.VAR52 (VAR10),
.VAR40 (VAR37)
);
VAR3 VAR9 [VAR58-1:0] (
.VAR4 (VAR20 & VAR18),
.VAR52 (VAR68),
.VAR40 (VAR57)
);
VAR3 VAR56 [VAR58-1:0] (
.VAR4 (~VAR21),
.VAR52 (VAR62),
.VAR40 (VAR15)
);
endmodule
|
lgpl-3.0
|
Cosmos-OpenSSD/Cosmos-OpenSSD-plus
|
project/Predefined/2Ch8Way-1.0.0/OpenSSD2_2Ch8Way-1.0.0/OpenSSD2.srcs/sources_1/ipshared/xilinx.com/axi_dwidth_converter_v2_1/0a9a1aa5/hdl/verilog/axi_dwidth_converter_v2_1_b_downsizer.v
| 10,780 |
module MODULE1 #
(
parameter VAR16 = "none",
parameter integer VAR2 = 1
)
(
input wire VAR5,
input wire VAR9,
input wire VAR30,
input wire VAR3,
input wire [8-1:0] VAR20,
output wire VAR14,
input wire [VAR2-1:0] VAR34,
output wire [VAR2-1:0] VAR24,
output wire [2-1:0] VAR19,
output wire VAR17,
input wire VAR27,
input wire [2-1:0] VAR10,
input wire VAR28,
output wire VAR15
);
localparam [2-1:0] VAR22 = 2'b00;
localparam [2-1:0] VAR12 = 2'b01;
localparam [2-1:0] VAR29 = 2'b10;
localparam [2-1:0] VAR13 = 2'b11;
wire VAR23;
wire VAR1;
wire VAR35;
reg [8-1:0] VAR26;
reg [8-1:0] VAR11;
wire [8-1:0] VAR36;
reg VAR32;
wire VAR31;
wire VAR33;
wire VAR8;
reg [2-1:0] VAR7;
wire VAR6;
wire [VAR2-1:0] VAR25;
reg [2-1:0] VAR4;
wire VAR21;
wire VAR18;
assign VAR6 = ~VAR35;
assign VAR15 = VAR6;
assign VAR21 = VAR28 & VAR31;
assign VAR1 = VAR28 & VAR6;
assign VAR23 = VAR30 & VAR1 & VAR31;
assign VAR14 = VAR23;
assign VAR35 = (~VAR18 & VAR31);
assign VAR33 = (VAR3 & VAR32);
assign VAR8 = ( VAR10 > VAR7 );
always @ *
begin
if ( VAR3 ) begin
if ( VAR33 || VAR8 ) begin
VAR4 = VAR10;
end else begin
VAR4 = VAR7;
end
end else begin
VAR4 = VAR10;
end
end
always @ (posedge VAR9) begin
if (VAR5) begin
VAR7 <= VAR22;
end else begin
if ( VAR1 ) begin
VAR7 <= VAR4;
end
end
end
assign VAR31 = ( ( VAR11 == 8'b0 ) & ~VAR32 ) |
~VAR3;
always @ *
begin
if ( VAR32 ) begin
VAR26 = VAR20;
end else begin
VAR26 = VAR11;
end
end
assign VAR36 = VAR26 - 2'b01;
always @ (posedge VAR9) begin
if (VAR5) begin
VAR11 <= 8'b0;
VAR32 <= 1'b1;
end else begin
if ( VAR1 ) begin
VAR11 <= VAR36;
VAR32 <= VAR31;
end
end
end
assign VAR25 = VAR34;
assign VAR24 = VAR25;
assign VAR19 = VAR4;
assign VAR17 = VAR21;
assign VAR18 = VAR27;
endmodule
|
gpl-3.0
|
asicguy/gplgpu
|
hdl/ramdac_sp/blnk.v
| 5,723 |
module MODULE1
(
input VAR22,
input reset,
input VAR27,
input VAR5,
input VAR4,
input VAR17,
input VAR29,
input VAR9,
output reg VAR25,
output VAR7,
output reg VAR31,
output reg VAR3,
output VAR24,
output reg VAR20,
output reg VAR30,
output reg VAR26,
output reg VAR18,
output reg VAR8,
output reg VAR19
);
reg VAR6,
VAR28,
VAR13,
VAR14,
VAR11,
VAR1,
VAR23,
VAR21,
VAR10,
VAR15,
VAR16,
VAR2;
reg [11:0] VAR12;
assign VAR24 = VAR10 & VAR19;
assign VAR7 = !VAR27;
always @(posedge VAR22 or negedge reset)
if (!reset) begin
VAR18 <= 1'b0;
VAR26 <= 1'b0;
VAR30 <= 1'b0;
end else if(!VAR6) begin VAR18 <= VAR29;
VAR26 <= VAR17;
VAR30 <= VAR4;
end
always @(posedge VAR22 or negedge reset) begin
if (!reset) begin
VAR28 <= 1'b0;
VAR13 <= 1'b0;
VAR14 <= 1'b0;
VAR11 <= 1'b0;
VAR1 <= 1'b0;
VAR23 <= 1'b0;
VAR21 <= 1'b0;
VAR8 <= 1'b0;
VAR6 <= 1'b0;
VAR19 <= 1'b0;
VAR2 <= 1'b0;
VAR15 <= 1'b0;
VAR16 <= 1'b0;
end else begin
VAR15 <= VAR5;
VAR16 <= VAR15;
VAR2 <= VAR25;
VAR28 <= VAR27;
VAR13 <= VAR28;
VAR14 <= VAR13;
VAR11 <= VAR14;
VAR1 <= VAR11;
VAR23 <= VAR1;
VAR21 <= VAR23;
VAR8 <= (VAR9) ? VAR21 : VAR11; VAR6 <= VAR8;
VAR19 <= VAR6;
end
end
always @(posedge VAR22 or negedge reset)
if (!reset) VAR12 <= 12'h0;
end
else if (VAR27 == 1) VAR12 <= 12'h0; else VAR12 <= VAR12 + 12'b1;
always @(posedge VAR22 or negedge reset) begin
if (!reset) VAR25<= 1'b0;
end
else if (VAR27 == 1) VAR25 <= 1'b0;
end
else if ((VAR27 == 0) & (VAR12 == 12'd2050)) VAR25 <= 1'b1;
end
always @(posedge VAR22 or negedge reset) begin
if (!reset) VAR31 <= 1'b0;
end
else if (VAR27 == 1) VAR31 <= 1'b0;
else if ((VAR27 == 0) & (VAR12 == 12'd2049))VAR31 <= 1'b1;
end
always @(posedge VAR22 or negedge reset) begin
if (!reset) VAR20 <= 1'b0;
end
else if (VAR2 & !VAR25 & VAR16) VAR20 <= 1'b1;
else VAR20 <= 1'b0; end
always @(posedge VAR22 or negedge reset) begin
if (!reset) VAR10 <= 1'b0;
end
else if (VAR20) VAR10 <= 1'b1;
else if (VAR25 & !VAR2) VAR10 <= 1'b0;
end
always @(posedge VAR22 or negedge reset) begin
if (!reset) VAR3 <= 1'b0;
end
else if (VAR2 & !VAR25) VAR3 <= 1'b0;
else if (VAR10 & VAR25 & !VAR2) VAR3 <= 1'b1;
end
endmodule
|
gpl-3.0
|
trivoldus28/pulsarch-verilog
|
design/sys/iop/sparc/spu/rtl/spu_wen.v
| 10,433 |
module MODULE1 (
VAR71,
VAR18,
VAR4,
VAR68,
VAR29,
VAR7,
VAR41,
VAR47,
VAR11,
VAR27,
VAR33,
VAR43,
VAR24,
VAR50,
VAR67,
VAR72,
VAR35,
VAR38,
VAR54,
VAR20,
VAR57,
VAR70,
VAR64,
VAR23,
VAR73,
VAR32,
VAR21,
reset,
VAR19);
input reset;
input VAR19;
input VAR21;
input [1:0] VAR23;
input VAR33;
input VAR43;
input [3:0] VAR24;
input VAR50;
input [1:0] VAR67;
input VAR72;
input VAR35;
input [1:0] VAR38;
input VAR54;
input VAR20;
input VAR57;
input VAR70;
input [1:0] VAR64;
input [2:0] VAR32;
input VAR73;
output VAR4;
output VAR71;
output VAR68;
output VAR18;
output VAR29;
output VAR7;
output VAR41;
output VAR47;
output VAR11;
output [122:104] VAR27;
wire VAR5;
wire [1:0] VAR9;
wire VAR62;
VAR65 #(3) VAR30 (
.din({VAR23[1:0], VAR5}) ,
.VAR39({VAR9[1:0], VAR62}),
.clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
wire VAR15 = VAR9[1] & VAR62;
assign VAR41 = VAR15;
wire VAR11 = ~VAR9[1] & VAR9[0] & VAR62;
VAR1 #(1) VAR45 (
.din(1'b1) ,
.VAR39(VAR47),
.en(VAR15),
.rst(reset | VAR73), .clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
assign VAR29 = VAR33 | VAR43;
wire VAR58 = VAR33;
wire VAR66 = VAR43;
wire [1:0] VAR59;
VAR65 #(2) VAR16 (
.din(VAR67[1:0]) ,
.VAR39(VAR59[1:0]),
.clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
wire VAR53;
VAR65 #(1) VAR8 (
.din(VAR72) ,
.VAR39(VAR53),
.clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
wire [1:0] VAR26;
VAR65 #(2) VAR22 (
.din(VAR38[1:0]) ,
.VAR39(VAR26[1:0]),
.clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
wire VAR61;
VAR65 #(1) VAR2 (
.din(VAR54) ,
.VAR39(VAR61),
.clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
wire VAR14;
VAR65 #(1) VAR36 (
.din(VAR66) ,
.VAR39(VAR14),
.clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
wire VAR10 = (VAR24[3:0] == 4'b0010);
wire VAR71 = VAR50 & VAR10 ;
assign VAR5 = VAR71;
wire VAR63 = (VAR59[1:0] == 2'b00) & VAR53 &
VAR66;
wire VAR4 = VAR35 & VAR63;
wire VAR46 = (VAR26[1:0] == 2'b00) & VAR61 &
VAR58 & ~VAR66;
wire VAR68 = VAR20 & VAR46;
wire VAR17 = reset;
wire VAR40 = VAR17 | VAR70 | VAR57 ;
VAR1 #(1) VAR42 (
.din(1'b1) ,
.VAR39(VAR18),
.en(VAR5),
.rst(VAR40), .clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
wire [1:0] VAR44;
VAR65 #(2) VAR3 (
.din(VAR64[1:0]) ,
.VAR39(VAR44[1:0]),
.clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
wire VAR69;
VAR65 #(1) VAR25 (
.din(VAR35) ,
.VAR39(VAR69),
.clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
wire VAR55;
VAR65 #(1) VAR56 (
.din(VAR14) ,
.VAR39(VAR55),
.clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
wire VAR6 = VAR44[0] | VAR44[1];
wire VAR51 = VAR55 & VAR69;
wire VAR34 = VAR51 | VAR6 ;
wire [5:0] VAR49, VAR60;
assign VAR60[5:0] = VAR49[5:0] + {5'b00000,VAR51} -
{4'b0000,VAR44[1:0]};
VAR1 #(6) VAR37 (
.din(VAR60[5:0]) ,
.VAR39(VAR49[5:0]),
.en(VAR34),
.rst(reset), .clk (VAR19), .VAR21(VAR21), .VAR12(), .VAR28());
assign VAR7 = ~(|VAR49[5:0]) ;
VAR48 #(19) VAR52 (
.VAR31 ({6'b001001,VAR32[2:0],1'b0,1'b0,8'b00000100}),
.VAR13 ({6'b001011,VAR32[2:0],1'b0,1'b0,8'b00010000}),
.sel (VAR66),
.dout (VAR27[122:104]));
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/a31o/sky130_fd_sc_hdll__a31o.blackbox.v
| 1,362 |
module MODULE1 (
VAR3 ,
VAR5,
VAR8,
VAR9,
VAR7
);
output VAR3 ;
input VAR5;
input VAR8;
input VAR9;
input VAR7;
supply1 VAR4;
supply0 VAR2;
supply1 VAR1 ;
supply0 VAR6 ;
endmodule
|
apache-2.0
|
shkkgs/DE4-multicore-network-processor-with-multiple-hardware-monitors-
|
DE4_network_processor_4cores_6monitors_release/projects/DE4_Reference_Router_with_DMA/synth/windows/triple_speed_ethernet-library/altera_tse_pma_lvds_tx.v
| 8,490 |
module MODULE1 (
VAR41,
VAR13,
VAR52,
VAR37);
input VAR41;
input [9:0] VAR13;
input VAR52;
output [0:0] VAR37;
wire [0:0] VAR24;
wire [0:0] VAR37 = VAR24[0:0];
VAR35 VAR18 (
.VAR41 (VAR41),
.VAR13 (VAR13),
.VAR52 (VAR52),
.VAR37 (VAR24),
.VAR2 (1'b0),
.VAR6 (),
.VAR14 (1'b0),
.VAR43 (1'b1),
.VAR25 (),
.VAR39 (),
.VAR10 (1'b1),
.VAR8 (1'b0));
VAR18.VAR55 = "VAR54",
VAR18.VAR19 = "VAR9",
VAR18.VAR33 = 1,
VAR18.VAR22 = "1250.0 VAR48",
VAR18.VAR44 = 10,
VAR18.VAR45 = 0,
VAR18.VAR20 = "VAR3",
VAR18.VAR17 = 0,
VAR18.VAR31 = "VAR1",
VAR18.VAR7 = 8000,
VAR18.VAR53 = 0,
VAR18.VAR42 = "VAR57 VAR56",
VAR18.VAR49 = "VAR54",
VAR18.VAR15 = "VAR35",
VAR18.VAR38 = "VAR3",
VAR18.VAR4 = 1,
VAR18.VAR5 = "VAR1",
VAR18.VAR29 = 10,
VAR18.VAR30 = 50,
VAR18.VAR46 = 1,
VAR18.VAR51 = 0,
VAR18.VAR23 = "VAR34",
VAR18.VAR16 = 1250,
VAR18.VAR12 = "VAR3",
VAR18.VAR26 = 0,
VAR18.VAR27 = "125.00 VAR40",
VAR18.VAR11 = "VAR21",
VAR18.VAR36 = "VAR3",
VAR18.VAR50 = "VAR9",
VAR18.VAR47 = 0,
VAR18.VAR28 = "VAR32";
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/nor4b/sky130_fd_sc_hd__nor4b.behavioral.pp.v
| 1,988 |
module MODULE1 (
VAR12 ,
VAR7 ,
VAR6 ,
VAR3 ,
VAR4 ,
VAR2,
VAR8,
VAR11 ,
VAR10
);
output VAR12 ;
input VAR7 ;
input VAR6 ;
input VAR3 ;
input VAR4 ;
input VAR2;
input VAR8;
input VAR11 ;
input VAR10 ;
wire VAR14 ;
wire VAR9 ;
wire VAR5;
not VAR15 (VAR14 , VAR4 );
nor VAR17 (VAR9 , VAR7, VAR6, VAR3, VAR14 );
VAR13 VAR16 (VAR5, VAR9, VAR2, VAR8);
buf VAR1 (VAR12 , VAR5 );
endmodule
|
apache-2.0
|
shkkgs/DE4-multicore-network-processor-with-multiple-hardware-monitors-
|
DE4_network_processor_4cores_6monitors_release/projects/DE4_Reference_Router_with_DMA/src/sources_ngnp_multicore/src_previous/small_fifo_bb.v
| 5,912 |
module MODULE1 (
VAR4,
VAR5,
VAR1,
VAR7,
VAR2,
VAR9,
VAR3,
VAR8,
VAR6);
input VAR4;
input [71:0] VAR5;
input VAR1;
input VAR7;
input VAR2;
output VAR9;
output VAR3;
output [71:0] VAR8;
output [2:0] VAR6;
endmodule
|
mit
|
amrmorsey/Digital-Design-Project
|
sbox6.v
| 3,538 |
module MODULE1(
VAR1,
VAR2
);
input [6:1] VAR1;
output reg [4:1] VAR2;
wire [6:1] VAR3;
assign VAR3 = {VAR1[6], VAR1[1], VAR1[5 : 2]};
always @(VAR3)
begin
case (VAR3)
6'b000000: VAR2 <= 4'd12;
6'b000001: VAR2 <= 4'd1;
6'b000010: VAR2 <= 4'd10;
6'b000011: VAR2 <= 4'd15;
6'b000100: VAR2 <= 4'd9;
6'b000101: VAR2 <= 4'd2;
6'b000110: VAR2 <= 4'd6;
6'b000111: VAR2 <= 4'd8;
6'b001000: VAR2 <= 4'd0;
6'b001001: VAR2 <= 4'd13;
6'b001010: VAR2 <= 4'd3;
6'b001011: VAR2 <= 4'd4;
6'b001100: VAR2 <= 4'd14;
6'b001101: VAR2 <= 4'd7;
6'b001110: VAR2 <= 4'd5;
6'b001111: VAR2 <= 4'd11;
6'b010000: VAR2 <= 4'd10;
6'b010001: VAR2 <= 4'd15;
6'b010010: VAR2 <= 4'd4;
6'b010011: VAR2 <= 4'd2;
6'b010100: VAR2 <= 4'd7;
6'b010101: VAR2 <= 4'd12;
6'b010110: VAR2 <= 4'd9;
6'b010111: VAR2 <= 4'd5;
6'b011000: VAR2 <= 4'd6;
6'b011001: VAR2 <= 4'd1;
6'b011010: VAR2 <= 4'd13;
6'b011011: VAR2 <= 4'd14;
6'b011100: VAR2 <= 4'd0;
6'b011101: VAR2 <= 4'd11;
6'b011110: VAR2 <= 4'd3;
6'b011111: VAR2 <= 4'd8;
6'b100000: VAR2 <= 4'd9;
6'b100001: VAR2 <= 4'd14;
6'b100010: VAR2 <= 4'd15;
6'b100011: VAR2 <= 4'd5;
6'b100100: VAR2 <= 4'd2;
6'b100101: VAR2 <= 4'd8;
6'b100110: VAR2 <= 4'd12;
6'b100111: VAR2 <= 4'd3;
6'b101000: VAR2 <= 4'd7;
6'b101001: VAR2 <= 4'd0;
6'b101010: VAR2 <= 4'd4;
6'b101011: VAR2 <= 4'd10;
6'b101100: VAR2 <= 4'd1;
6'b101101: VAR2 <= 4'd13;
6'b101110: VAR2 <= 4'd11;
6'b101111: VAR2 <= 4'd6;
6'b110000: VAR2 <= 4'd4;
6'b110001: VAR2 <= 4'd3;
6'b110010: VAR2 <= 4'd2;
6'b110011: VAR2 <= 4'd12;
6'b110100: VAR2 <= 4'd9;
6'b110101: VAR2 <= 4'd5;
6'b110110: VAR2 <= 4'd15;
6'b110111: VAR2 <= 4'd10;
6'b111000: VAR2 <= 4'd11;
6'b111001: VAR2 <= 4'd14;
6'b111010: VAR2 <= 4'd1;
6'b111011: VAR2 <= 4'd7;
6'b111100: VAR2 <= 4'd6;
6'b111101: VAR2 <= 4'd0;
6'b111110: VAR2 <= 4'd8;
6'b111111: VAR2 <= 4'd13;
default: VAR2 <= 4'd0;
endcase
end
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/and2/sky130_fd_sc_hd__and2_0.v
| 2,086 |
module MODULE1 (
VAR7 ,
VAR5 ,
VAR4 ,
VAR9,
VAR3,
VAR8 ,
VAR1
);
output VAR7 ;
input VAR5 ;
input VAR4 ;
input VAR9;
input VAR3;
input VAR8 ;
input VAR1 ;
VAR2 VAR6 (
.VAR7(VAR7),
.VAR5(VAR5),
.VAR4(VAR4),
.VAR9(VAR9),
.VAR3(VAR3),
.VAR8(VAR8),
.VAR1(VAR1)
);
endmodule
module MODULE1 (
VAR7,
VAR5,
VAR4
);
output VAR7;
input VAR5;
input VAR4;
supply1 VAR9;
supply0 VAR3;
supply1 VAR8 ;
supply0 VAR1 ;
VAR2 VAR6 (
.VAR7(VAR7),
.VAR5(VAR5),
.VAR4(VAR4)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/o2bb2ai/sky130_fd_sc_ls__o2bb2ai.symbol.v
| 1,394 |
module MODULE1 (
input VAR8,
input VAR3,
input VAR7 ,
input VAR5 ,
output VAR6
);
supply1 VAR2;
supply0 VAR1;
supply1 VAR9 ;
supply0 VAR4 ;
endmodule
|
apache-2.0
|
jeichenhofer/chuck-light
|
SoC/ip/altsource_probe/hps_reset_bb.v
| 3,070 |
module MODULE1 (
VAR3,
VAR2,
VAR1);
input VAR3;
input VAR2;
output [2:0] VAR1;
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/einvp/sky130_fd_sc_hs__einvp_8.v
| 2,002 |
module MODULE2 (
VAR6 ,
VAR4 ,
VAR2 ,
VAR1,
VAR3
);
input VAR6 ;
input VAR4 ;
output VAR2 ;
input VAR1;
input VAR3;
VAR7 VAR5 (
.VAR6(VAR6),
.VAR4(VAR4),
.VAR2(VAR2),
.VAR1(VAR1),
.VAR3(VAR3)
);
endmodule
module MODULE2 (
VAR6 ,
VAR4,
VAR2
);
input VAR6 ;
input VAR4;
output VAR2 ;
supply1 VAR1;
supply0 VAR3;
VAR7 VAR5 (
.VAR6(VAR6),
.VAR4(VAR4),
.VAR2(VAR2)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/nand4bb/sky130_fd_sc_lp__nand4bb.symbol.v
| 1,339 |
module MODULE1 (
input VAR8,
input VAR6,
input VAR4 ,
input VAR5 ,
output VAR3
);
supply1 VAR2;
supply0 VAR9;
supply1 VAR1 ;
supply0 VAR7 ;
endmodule
|
apache-2.0
|
SymbiFlow/yosys
|
techlibs/xilinx/cells_map.v
| 16,262 |
module \VAR51 (input VAR87, input VAR109, input VAR6, output VAR45);
parameter VAR25 = 0;
parameter [VAR25-1:0] VAR68 = 0;
parameter VAR42 = 1;
parameter VAR39 = 2;
\VAR86 #(.VAR25(VAR25), .VAR68(VAR68), .VAR42(VAR42), .VAR39(VAR39)) VAR110 (.VAR87(VAR87), .VAR109(VAR109), .VAR44(VAR25-1), .VAR6(VAR6), .VAR45(VAR45));
endmodule
module \VAR86 (input VAR87, input VAR109, input [31:0] VAR44, input VAR6, output VAR45, output VAR120);
parameter VAR25 = 0;
parameter [VAR25-1:0] VAR68 = 0;
parameter VAR42 = 1;
parameter VAR39 = 2;
function [VAR25-1:0] VAR117;
input [VAR25-1:0] din;
integer VAR92;
begin
for (VAR92 = 0; VAR92 < VAR25; VAR92=VAR92+1)
VAR117[VAR92] = din[VAR25-1-VAR92];
end
endfunction
localparam [VAR25-1:0] VAR34 = VAR117(VAR68);
parameter VAR103 = 0;
wire VAR29;
generate
if (VAR39 == 0)
assign VAR29 = ~VAR6;
else if (VAR39 == 1)
assign VAR29 = VAR6;
else
assign VAR29 = 1'b1;
if (VAR25 == 1) begin
if (VAR42)
VAR119 #(.VAR68(VAR34)) VAR110 (.VAR109(VAR109), .VAR45(VAR45), .VAR87(VAR87), .VAR29(VAR29), .VAR94(1'b0));
end
else
VAR66 #(.VAR68(VAR34)) VAR110 (.VAR109(VAR109), .VAR45(VAR45), .VAR87(VAR87), .VAR29(VAR29), .VAR94(1'b0));
end else
if (VAR25 <= 16) begin
VAR83 #(.VAR68(VAR34), .VAR20(~VAR42[0])) VAR110 (.VAR47(VAR44[0]), .VAR57(VAR44[1]), .VAR3(VAR44[2]), .VAR114(VAR44[3]), .VAR29(VAR29), .VAR21(VAR87), .VAR109(VAR109), .VAR45(VAR45));
end else
if (VAR25 > 17 && VAR25 <= 32) begin
VAR15 #(.VAR68(VAR34), .VAR20(~VAR42[0])) VAR110 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109(VAR109), .VAR45(VAR45));
end else
if (VAR25 > 33 && VAR25 <= 64) begin
wire VAR85, VAR31, VAR67;
VAR15 #(.VAR68(VAR34[32-1:0]), .VAR20(~VAR42[0])) VAR63 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109(VAR109), .VAR45(VAR85), .VAR24(VAR31));
\VAR86 #(.VAR25(VAR25-32), .VAR68(VAR68[VAR25-32-1:0]), .VAR42(VAR42), .VAR39(VAR39)) VAR112 (.VAR87(VAR87), .VAR109(VAR31), .VAR44(VAR44), .VAR6(VAR6), .VAR45(VAR67));
if (&VAR103)
assign VAR45 = VAR67;
end
else
VAR123 VAR5 (.VAR100(VAR45), .VAR37(VAR85), .VAR108(VAR67), .VAR33(VAR44[5]));
end else
if (VAR25 > 65 && VAR25 <= 96) begin
wire VAR85, VAR31, VAR67, VAR97, VAR91, VAR98, VAR52;
VAR15 #(.VAR68(VAR34[32-1: 0]), .VAR20(~VAR42[0])) VAR63 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109( VAR109), .VAR45(VAR85), .VAR24(VAR31));
VAR15 #(.VAR68(VAR34[64-1:32]), .VAR20(~VAR42[0])) VAR112 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109(VAR31), .VAR45(VAR67), .VAR24(VAR97));
\VAR86 #(.VAR25(VAR25-64), .VAR68(VAR68[VAR25-64-1:0]), .VAR42(VAR42), .VAR39(VAR39)) VAR122 (.VAR87(VAR87), .VAR109(VAR97), .VAR44(VAR44[4:0]), .VAR6(VAR6), .VAR45(VAR91));
if (&VAR103)
assign VAR45 = VAR91;
end
else
\VAR74 VAR106 (.VAR37(VAR85), .VAR108(VAR67), .VAR102(VAR91), .VAR118(1'VAR23), .VAR50(VAR44[5]), .VAR14(VAR44[6]), .VAR100(VAR45));
end else
if (VAR25 > 97 && VAR25 < 128) begin
wire VAR85, VAR31, VAR67, VAR97, VAR91, VAR98, VAR52, VAR64, VAR49;
VAR15 #(.VAR68(VAR34[32-1: 0]), .VAR20(~VAR42[0])) VAR63 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109( VAR109), .VAR45(VAR85), .VAR24(VAR31));
VAR15 #(.VAR68(VAR34[64-1:32]), .VAR20(~VAR42[0])) VAR112 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109(VAR31), .VAR45(VAR67), .VAR24(VAR97));
VAR15 #(.VAR68(VAR34[96-1:64]), .VAR20(~VAR42[0])) VAR122 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109(VAR97), .VAR45(VAR91), .VAR24(VAR98));
\VAR86 #(.VAR25(VAR25-96), .VAR68(VAR68[VAR25-96-1:0]), .VAR42(VAR42), .VAR39(VAR39)) VAR62 (.VAR87(VAR87), .VAR109(VAR98), .VAR44(VAR44[4:0]), .VAR6(VAR6), .VAR45(VAR52));
if (&VAR103)
assign VAR45 = VAR52;
end
else
\VAR74 VAR106 (.VAR37(VAR85), .VAR108(VAR67), .VAR102(VAR91), .VAR118(VAR52), .VAR50(VAR44[5]), .VAR14(VAR44[6]), .VAR100(VAR45));
end
else if (VAR25 == 128) begin
wire VAR85, VAR31, VAR67, VAR97, VAR91, VAR98, VAR52;
VAR15 #(.VAR68(VAR34[ 32-1: 0]), .VAR20(~VAR42[0])) VAR63 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109( VAR109), .VAR45(VAR85), .VAR24(VAR31));
VAR15 #(.VAR68(VAR34[ 64-1:32]), .VAR20(~VAR42[0])) VAR112 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109(VAR31), .VAR45(VAR67), .VAR24(VAR97));
VAR15 #(.VAR68(VAR34[ 96-1:64]), .VAR20(~VAR42[0])) VAR122 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109(VAR97), .VAR45(VAR91), .VAR24(VAR98));
VAR15 #(.VAR68(VAR34[128-1:96]), .VAR20(~VAR42[0])) VAR62 (.VAR93(VAR44[4:0]), .VAR29(VAR29), .VAR21(VAR87), .VAR109(VAR98), .VAR45(VAR52), .VAR24(VAR120));
if (&VAR103)
assign VAR45 = VAR52;
end
else
\VAR74 VAR106 (.VAR37(VAR85), .VAR108(VAR67), .VAR102(VAR91), .VAR118(VAR52), .VAR50(VAR44[5]), .VAR14(VAR44[6]), .VAR100(VAR45));
end
else if (VAR25 <= 129 && &VAR103) begin
wire VAR26;
\VAR86 #(.VAR25(VAR25-1), .VAR68(VAR68[VAR25-1:1]), .VAR42(VAR42), .VAR39(VAR39)) VAR43 (.VAR87(VAR87), .VAR109(VAR109), .VAR44({32{1'b1}}), .VAR6(VAR6), .VAR45(VAR26));
\VAR86 #(.VAR25(1), .VAR68(VAR68[0]), .VAR42(VAR42), .VAR39(VAR39)) VAR13 (.VAR87(VAR87), .VAR109(VAR26), .VAR44(VAR44), .VAR6(VAR6), .VAR45(VAR45));
end
else if (VAR25 < 129 && ~&VAR103)
\VAR86 #(.VAR25(VAR25+1), .VAR68({VAR68,1'b0}), .VAR42(VAR42), .VAR39(VAR39)) VAR110 (.VAR87(VAR87), .VAR109(VAR109), .VAR44(VAR44), .VAR6(VAR6), .VAR45(VAR45));
else begin
localparam VAR60 = 128;
localparam VAR16 = VAR25 / VAR60;
localparam VAR40 = VAR25 % VAR60;
wire [VAR16 + (VAR40 > 0 ? 1 : 0) - 1:0] VAR26;
wire [VAR16 + (VAR40 > 0 ? 1 : 0) :0] VAR33;
assign VAR33[0] = VAR109;
genvar VAR92;
for (VAR92 = 0; VAR92 < VAR16; VAR92++)
\VAR86 #(.VAR25(VAR60), .VAR68(VAR68[VAR25-1-VAR92*VAR60-:VAR60]), .VAR42(VAR42), .VAR39(VAR39)) VAR43 (.VAR87(VAR87), .VAR109(VAR33[VAR92]), .VAR44(VAR44[VAR7(VAR60)-1:0]), .VAR6(VAR6), .VAR45(VAR26[VAR92]), .VAR120(VAR33[VAR92+1]));
if (VAR40 > 0)
\VAR86 #(.VAR25(VAR40), .VAR68(VAR68[VAR40-1:0]), .VAR42(VAR42), .VAR39(VAR39)) VAR13 (.VAR87(VAR87), .VAR109(VAR33[VAR16]), .VAR44(VAR44[VAR7(VAR60)-1:0]), .VAR6(VAR6), .VAR45(VAR26[VAR16]));
if (&VAR103)
assign VAR45 = VAR26[VAR16 + (VAR40 > 0 ? 1 : 0) - 1];
end
else
assign VAR45 = VAR26[VAR44[VAR25-1:VAR7(VAR60)]];
end
endgenerate
endmodule
module \VAR36 (VAR93, VAR10, VAR59);
parameter VAR12 = 0;
parameter VAR27 = 0;
parameter VAR78 = 1;
parameter VAR65 = 1;
parameter VAR80 = 1;
input [VAR78-1:0] VAR93;
input [VAR65-1:0] VAR10;
output [VAR80-1:0] VAR59;
parameter [VAR78-1:0] VAR104 = 0;
parameter [VAR78-1:0] VAR55 = 0;
parameter [VAR65-1:0] VAR95 = 0;
parameter [VAR65-1:0] VAR46 = 0;
function integer VAR81;
input integer VAR89;
begin
VAR81 = VAR89;
while (VAR81 > 0 && VAR104[VAR81-1] && VAR55[VAR81-1] === 1'VAR23)
VAR81 = VAR81 - 1;
end
endfunction
generate
genvar VAR92, VAR77;
if (VAR80 > 1) begin
for (VAR92 = 0; VAR92 < VAR80; VAR92++)
\VAR36 #(.VAR12(VAR12), .VAR27(VAR27), .VAR78(VAR78-VAR80+1), .VAR65(VAR65), .VAR80(1'd1)) VAR115 (.VAR93(VAR93[VAR78-VAR80+VAR92:VAR92]), .VAR10(VAR10), .VAR59(VAR59[VAR92]));
end
else if (VAR95[0] && !VAR46[0]) begin
wire [(VAR78+1)/2-1:0] VAR82;
for (VAR92 = 0; VAR92 < (VAR78+1)/2; VAR92++)
assign VAR82[VAR92] = VAR93[VAR92*2];
\VAR36 #(.VAR12(VAR12), .VAR27(VAR27), .VAR78((VAR78+1'd1)/2'd2), .VAR65(VAR65-1'd1), .VAR80(VAR80)) VAR110 (.VAR93(VAR82), .VAR10(VAR10[VAR65-1:1]), .VAR59(VAR59));
end
else if (VAR104[VAR78-1] && VAR55[VAR78-1] === 1'VAR23) begin
localparam VAR79 = VAR81(VAR78-1);
\VAR36 #(.VAR12(VAR12), .VAR27(VAR27), .VAR78(VAR79), .VAR65(VAR65), .VAR80(VAR80)) VAR110 (.VAR93(VAR93[VAR79-1:0]), .VAR10(VAR10), .VAR59(VAR59));
end
else if (VAR78 < VAR9) begin
wire VAR96 = 1;
end
else if (VAR78 == 2) begin
VAR123 VAR106 (.VAR37(VAR93[0]), .VAR108(VAR93[1]), .VAR33(VAR10[0]), .VAR100(VAR59));
end
else if (VAR78 <= 4) begin
wire [4-1:0] VAR56;
if (VAR78 == 4)
assign VAR56 = VAR93;
end
else
assign VAR56 = {VAR93[1], VAR93};
\VAR74 VAR106 (.VAR37(VAR56[0]), .VAR108(VAR56[2]), .VAR102(VAR56[1]), .VAR118(VAR56[3]), .VAR50(VAR10[1]), .VAR14(VAR10[0]), .VAR100(VAR59));
end
else if (VAR78 <= 8) begin
wire [8-1:0] VAR56 = {{{8-VAR78}{1'VAR23}}, VAR93};
wire VAR85 = VAR10[2] ? VAR56[4] : VAR56[0];
wire VAR31 = VAR10[2] ? VAR56[5] : VAR56[1];
wire VAR67 = VAR10[2] ? VAR56[6] : VAR56[2];
wire VAR97 = VAR10[2] ? VAR56[7] : VAR56[3];
\VAR74 VAR106 (.VAR37(VAR85), .VAR108(VAR67), .VAR102(VAR31), .VAR118(VAR97), .VAR50(VAR10[1]), .VAR14(VAR10[0]), .VAR100(VAR59));
end
else if (VAR78 <= 16) begin
wire [16-1:0] VAR56 = {{{16-VAR78}{1'VAR23}}, VAR93};
wire VAR85 = VAR10[2] ? VAR10[3] ? VAR56[12] : VAR56[4]
: VAR10[3] ? VAR56[ 8] : VAR56[0];
wire VAR31 = VAR10[2] ? VAR10[3] ? VAR56[13] : VAR56[5]
: VAR10[3] ? VAR56[ 9] : VAR56[1];
wire VAR67 = VAR10[2] ? VAR10[3] ? VAR56[14] : VAR56[6]
: VAR10[3] ? VAR56[10] : VAR56[2];
wire VAR97 = VAR10[2] ? VAR10[3] ? VAR56[15] : VAR56[7]
: VAR10[3] ? VAR56[11] : VAR56[3];
\VAR74 VAR106 (.VAR37(VAR85), .VAR108(VAR67), .VAR102(VAR31), .VAR118(VAR97), .VAR50(VAR10[1]), .VAR14(VAR10[0]), .VAR100(VAR59));
end
else begin
localparam VAR58 = (VAR78+15) / 16;
localparam VAR1 = VAR7(VAR58);
wire [VAR58-1:0] VAR26;
wire [VAR58*16-1:0] VAR56 = {{(VAR58*16-VAR78){1'VAR23}}, VAR93};
for (VAR92 = 0; VAR92 < VAR58; VAR92++)
\VAR36 #(
.VAR12(VAR12),
.VAR27(VAR27),
.VAR78(16),
.VAR65(4),
.VAR80(VAR80)
) VAR113 (
.VAR93(VAR56[VAR92*16+:16]),
.VAR10(VAR10[3:0]),
.VAR59(VAR26[VAR92])
);
\VAR36 #(
.VAR12(VAR12),
.VAR27(VAR27),
.VAR78(VAR58),
.VAR65(VAR1),
.VAR80(VAR80)
) VAR110 (
.VAR93(VAR26),
.VAR10(VAR10[VAR65-1-:VAR1]),
.VAR59(VAR59));
end
endgenerate
endmodule
module 90XILINXSHIFTX (VAR93, VAR10, VAR59);
parameter VAR12 = 0;
parameter VAR27 = 0;
parameter VAR78 = 1;
parameter VAR65 = 1;
parameter VAR80 = 1;
input [VAR78-1:0] VAR93;
input [VAR65-1:0] VAR10;
output [VAR80-1:0] VAR59;
\VAR35 #(.VAR12(VAR12), .VAR27(VAR27), .VAR78(VAR78), .VAR65(VAR65), .VAR80(VAR80)) VAR110 (.VAR93(VAR93), .VAR10(VAR10), .VAR59(VAR59));
endmodule
module \VAR18 (VAR93, VAR10, VAR33, VAR59);
input VAR93, VAR10, VAR33;
output VAR59;
generate
if (VAR9 == 2)
\VAR36 #(.VAR12(0), .VAR27(0), .VAR78(2), .VAR65(1), .VAR80(1)) VAR110 (.VAR93({VAR10,VAR93}), .VAR10(VAR33), .VAR59(VAR59));
else
wire VAR96 = 1;
endgenerate
endmodule
module \VAR11 (VAR93, VAR10, VAR87, VAR109, VAR33, VAR26, VAR59);
input VAR93, VAR10, VAR87, VAR109, VAR33, VAR26;
output VAR59;
\VAR36 #(.VAR12(0), .VAR27(0), .VAR78(4), .VAR65(2), .VAR80(1)) VAR110 (.VAR93({VAR109,VAR87,VAR10,VAR93}), .VAR10({VAR26,VAR33}), .VAR59(VAR59));
endmodule
module \VAR105 (VAR93, VAR10, VAR87, VAR109, VAR6, VAR19, VAR69, VAR84, VAR33, VAR26, VAR4, VAR59);
input VAR93, VAR10, VAR87, VAR109, VAR6, VAR19, VAR69, VAR84, VAR33, VAR26, VAR4;
output VAR59;
\VAR36 #(.VAR12(0), .VAR27(0), .VAR78(8), .VAR65(3), .VAR80(1)) VAR110 (.VAR93({VAR84,VAR69,VAR19,VAR6,VAR109,VAR87,VAR10,VAR93}), .VAR10({VAR4,VAR26,VAR33}), .VAR59(VAR59));
endmodule
module \VAR73 (VAR93, VAR10, VAR87, VAR109, VAR6, VAR19, VAR69, VAR84, VAR32, VAR111, VAR22, VAR44, VAR41, VAR101, VAR100, VAR30, VAR33, VAR26, VAR4, VAR107, VAR59);
input VAR93, VAR10, VAR87, VAR109, VAR6, VAR19, VAR69, VAR84, VAR32, VAR111, VAR22, VAR44, VAR41, VAR101, VAR100, VAR30, VAR33, VAR26, VAR4, VAR107;
output VAR59;
\VAR36 #(.VAR12(0), .VAR27(0), .VAR78(16), .VAR65(4), .VAR80(1)) VAR110 (.VAR93({VAR30,VAR100,VAR101,VAR41,VAR44,VAR22,VAR111,VAR32,VAR84,VAR69,VAR19,VAR6,VAR109,VAR87,VAR10,VAR93}), .VAR10({VAR107,VAR4,VAR26,VAR33}), .VAR59(VAR59));
endmodule
module \VAR74 (VAR100, VAR37, VAR108, VAR102, VAR118, VAR50, VAR14);
output VAR100;
input VAR37, VAR108, VAR102, VAR118, VAR50, VAR14;
wire VAR85, VAR31;
parameter VAR71 = 0;
parameter [VAR71-1:0] VAR99 = 0;
parameter [VAR71-1:0] VAR70 = 0;
parameter [VAR71-1:0] VAR116 = 0;
parameter [VAR71-1:0] VAR121 = 0;
parameter VAR72 = 0;
parameter VAR75 = 0;
parameter VAR28 = 0;
parameter VAR88 = 0;
if (VAR72 && VAR75 === 1'b1)
assign VAR85 = VAR108;
else if (VAR72 || VAR99 === VAR70)
assign VAR85 = VAR37;
else
VAR123 VAR61 (.VAR37(VAR37), .VAR108(VAR108), .VAR33(VAR50), .VAR100(VAR85));
if (VAR72 && VAR75 === 1'b1)
assign VAR31 = VAR118;
else if (VAR72 || VAR116 === VAR121)
assign VAR31 = VAR102;
else
VAR123 VAR48 (.VAR37(VAR102), .VAR108(VAR118), .VAR33(VAR50), .VAR100(VAR31));
if (VAR28 && VAR88 === 1'b1)
assign VAR100 = VAR31;
else if (VAR28 || (VAR99 === VAR70 && VAR70 === VAR116 && VAR116 === VAR121))
assign VAR100 = VAR85;
else
VAR54 VAR90 (.VAR37(VAR85), .VAR108(VAR31), .VAR33(VAR14), .VAR100(VAR100));
endmodule
module \VAR2 (input VAR32, VAR17, output VAR100, inout VAR76);
VAR53 VAR110 (.VAR32(VAR32), .VAR100(VAR100), .VAR26(~VAR17), .VAR76(VAR76));
endmodule
module \VAR8 (input VAR32, VAR17, output VAR100);
VAR38 VAR110 (.VAR32(VAR32), .VAR100(VAR100), .VAR26(~VAR17));
endmodule
|
isc
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/fah/sky130_fd_sc_ls__fah.pp.blackbox.v
| 1,308 |
module MODULE1 (
VAR6,
VAR1 ,
VAR4 ,
VAR2 ,
VAR3 ,
VAR9,
VAR5,
VAR7 ,
VAR8
);
output VAR6;
output VAR1 ;
input VAR4 ;
input VAR2 ;
input VAR3 ;
input VAR9;
input VAR5;
input VAR7 ;
input VAR8 ;
endmodule
|
apache-2.0
|
ammelto/FPGAdventure
|
Adventure/HallwayLeft.v
| 1,091 |
module MODULE1(VAR5, VAR4, VAR3, VAR6, VAR1);
input VAR5;
input [9:0]VAR4;
input [8:0]VAR3;
input [7:0]VAR1;
output [7:0]VAR6;
reg [7:0]VAR2;
always @(posedge VAR5) begin
if(((VAR3 < 40) && (VAR4 < 260)) || ((VAR3 < 40) && ~(VAR4 < 380))) begin
VAR2[7:0] <= VAR1;
end
else if(VAR4 < 40)
VAR2[7:0] <= VAR1;
end
else if(~(VAR3 < 440)) begin
VAR2[7:0] <= VAR1;
end else
VAR2[7:0] <= 8'b10110110;
end
assign VAR6 = VAR2;
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/o22a/sky130_fd_sc_ms__o22a_2.v
| 2,339 |
module MODULE2 (
VAR5 ,
VAR8 ,
VAR4 ,
VAR3 ,
VAR1 ,
VAR7,
VAR11,
VAR10 ,
VAR2
);
output VAR5 ;
input VAR8 ;
input VAR4 ;
input VAR3 ;
input VAR1 ;
input VAR7;
input VAR11;
input VAR10 ;
input VAR2 ;
VAR9 VAR6 (
.VAR5(VAR5),
.VAR8(VAR8),
.VAR4(VAR4),
.VAR3(VAR3),
.VAR1(VAR1),
.VAR7(VAR7),
.VAR11(VAR11),
.VAR10(VAR10),
.VAR2(VAR2)
);
endmodule
module MODULE2 (
VAR5 ,
VAR8,
VAR4,
VAR3,
VAR1
);
output VAR5 ;
input VAR8;
input VAR4;
input VAR3;
input VAR1;
supply1 VAR7;
supply0 VAR11;
supply1 VAR10 ;
supply0 VAR2 ;
VAR9 VAR6 (
.VAR5(VAR5),
.VAR8(VAR8),
.VAR4(VAR4),
.VAR3(VAR3),
.VAR1(VAR1)
);
endmodule
|
apache-2.0
|
vvk/sysrek
|
martix_multiplier/multiplier.v
| 1,748 |
module MODULE1(
input clk,
input [12:0] VAR10,
input [12:0] VAR9,
output [26:0] VAR16,
output [26:0] VAR12
);
reg [12:0] VAR13 = 13'b1111111111110; reg [12:0] VAR11 = 13'b0000000100101; reg [12:0] VAR6 = 13'b0000000110010; reg [12:0] VAR2 = 13'b1111101001100;
wire [25:0] VAR14;
wire [25:0] VAR1;
wire[25:0] VAR17;
wire [25:0] VAR4;
VAR7 VAR20 ( .clk(clk), .VAR13(VAR10), .VAR11(VAR13), .VAR19(VAR14) );
VAR7 VAR3 ( .clk(clk), .VAR13(VAR9), .VAR11(VAR11), .VAR19(VAR1) );
VAR7 VAR8 ( .clk(clk), .VAR13(VAR10), .VAR11(VAR6), .VAR19(VAR17) );
VAR7 VAR5 ( .clk(clk), .VAR13(VAR9), .VAR11(VAR2), .VAR19(VAR4) );
sum VAR15 (
.VAR13(VAR14), .VAR11(VAR1), .clk(clk), .VAR21(VAR16) );
sum VAR18 (
.VAR13(VAR17), .VAR11(VAR4), .clk(clk), .VAR21(VAR12) );
endmodule
|
gpl-2.0
|
DougFirErickson/parallella-hw
|
fpga/old/emaxi/hdl/syncfifo.v
| 3,431 |
module MODULE1
parameter VAR20 = 5,
parameter VAR7 = 16
)
(
input clk,
input reset,
input [VAR7-1:0] VAR26,
input VAR17,
input VAR29,
output wire [VAR7-1:0] VAR5,
output reg VAR16,
output reg VAR23
);
reg [VAR20-1:0] VAR15;
reg [VAR20-1:0] VAR10;
reg [VAR20-1:0] VAR27;
always @ ( posedge clk ) begin
if( reset ) begin
VAR15 <= 'd0;
VAR10 <= 'd0;
VAR27 <= 'd0;
VAR16 <= 1'b1;
VAR23 <= 1'b0;
end else begin
if( VAR17 & VAR29 ) begin
VAR15 <= VAR15 + 'd1;
VAR10 <= VAR10 + 'd1;
end else if( VAR17 ) begin
VAR15 <= VAR15 + 'd1;
VAR27 <= VAR27 + 'd1;
VAR16 <= 1'b0;
if( & VAR27 )
VAR23 <= 1'b1;
end else if( VAR29 ) begin
VAR10 <= VAR10 + 'd1;
VAR27 <= VAR27 - 'd1;
VAR23 <= 1'b0;
if( VAR27 == 'd1 )
VAR16 <= 1'b1;
end
end end
genvar VAR11;
generate for(VAR11=0; VAR11<VAR7; VAR11=VAR11+1)
begin : VAR3
VAR18 VAR2
(
.VAR1(VAR5[VAR11] ), .VAR22(), .VAR9(VAR15[0]), .VAR4(VAR15[1]), .VAR19(VAR15[2]), .VAR30(VAR15[3]), .VAR6(VAR15[4]), .VAR13(VAR26[VAR11]), .VAR14(VAR10[0]), .VAR28(VAR10[1]), .VAR25(VAR10[2]), .VAR12(VAR10[3]), .VAR21(VAR10[4]), .VAR24(clk), .VAR8(VAR17) );
end
endgenerate
endmodule
|
gpl-3.0
|
jameshegarty/rigel
|
misc/lte_float32_float32_bool.v
| 19,509 |
module MODULE1 (
VAR56, VAR92, VAR177, out
);
parameter VAR250="VAR190";
input wire VAR56;
input wire VAR92;
input [63 : 0] VAR177;
output [0:0] out;
wire clk;
assign clk=VAR56;
wire [31:0] VAR146;
wire [31:0] VAR123;
wire [0:0] VAR153;
assign VAR146 = VAR177[31:0];
assign VAR123 = VAR177[63:32];
assign out = VAR153;
wire \VAR14/VAR238/VAR226/VAR113.VAR256.VAR263/VAR93/VAR265.delay<0>0 ;
wire VAR233;
wire VAR242;
wire VAR26;
wire VAR228;
wire VAR3;
wire VAR254;
wire VAR170;
wire VAR148;
wire VAR46;
wire VAR21;
wire VAR120;
wire VAR222;
wire VAR72;
wire VAR126;
wire VAR214;
wire VAR39;
wire VAR110;
wire VAR200;
wire VAR266;
wire VAR154;
wire VAR81;
wire VAR175;
wire VAR62;
wire VAR150;
wire VAR212;
wire VAR27;
wire VAR210;
wire VAR52;
wire VAR59;
wire VAR12;
wire VAR64;
wire VAR34;
wire VAR67;
wire VAR246;
wire VAR197;
wire VAR176;
wire VAR215;
wire VAR202;
wire VAR42;
wire VAR192;
wire VAR159;
wire VAR11;
wire VAR188;
wire VAR122;
wire VAR30;
wire VAR91;
wire VAR260;
wire VAR223;
wire VAR193;
wire VAR244;
wire VAR19;
wire VAR155;
wire VAR24;
wire VAR157;
wire VAR83;
wire VAR5;
wire VAR141;
wire VAR163;
wire VAR258;
wire VAR8;
wire VAR82;
wire VAR138;
wire VAR166;
wire VAR66;
wire VAR125;
wire VAR112;
wire VAR152;
wire VAR101;
wire VAR184;
wire VAR185;
wire VAR17;
wire VAR78;
wire VAR209;
wire VAR49;
wire VAR179;
wire VAR247;
wire VAR6;
wire VAR194;
wire VAR28;
wire VAR248;
wire VAR161;
wire VAR235;
wire VAR44;
wire VAR13;
wire VAR180;
wire VAR131;
wire VAR87;
wire VAR262;
wire VAR48;
wire VAR186;
wire VAR47;
wire VAR127;
wire VAR227;
wire VAR76;
wire VAR128;
wire VAR7;
wire VAR203;
wire VAR147;
wire VAR115;
wire VAR121;
wire VAR231;
wire VAR132;
wire VAR240;
wire VAR151;
wire VAR57;
wire VAR187;
wire VAR117;
wire VAR224;
wire VAR73;
wire VAR221;
wire VAR116;
wire VAR168;
assign
VAR153[0] = \VAR14/VAR238/VAR226/VAR113.VAR256.VAR263/VAR93/VAR265.delay<0>0 ;
VAR245 VAR61 (
.VAR237(VAR233)
);
VAR164 VAR4 (
.VAR249(VAR242)
);
VAR219 #(
.VAR183 ( 1'b0 ))
VAR95 (
.VAR198(clk),
.VAR88(VAR92),
.VAR169(VAR254),
.VAR97(VAR212)
);
VAR213 VAR63 (
.VAR136(VAR170),
.VAR165(VAR242),
.VAR229(VAR26),
.VAR144(VAR254)
);
VAR213 VAR65 (
.VAR136(VAR148),
.VAR165(VAR242),
.VAR229(VAR3),
.VAR144(VAR170)
);
VAR213 VAR60 (
.VAR136(VAR233),
.VAR165(VAR242),
.VAR229(VAR228),
.VAR144(VAR148)
);
VAR213 VAR105 (
.VAR136(VAR175),
.VAR165(VAR242),
.VAR229(VAR39),
.VAR144(VAR46)
);
VAR213 VAR45 (
.VAR136(VAR46),
.VAR165(VAR242),
.VAR229(VAR214),
.VAR144(VAR21)
);
VAR213 VAR173 (
.VAR136(VAR150),
.VAR165(VAR242),
.VAR229(VAR126),
.VAR144(VAR120)
);
VAR213 VAR195 (
.VAR136(VAR120),
.VAR165(VAR242),
.VAR229(VAR72),
.VAR144(VAR222)
);
VAR219 #(
.VAR183 ( 1'b0 ))
VAR143 (
.VAR198(clk),
.VAR88(VAR92),
.VAR169(VAR200),
.VAR97(VAR266)
);
VAR219 #(
.VAR183 ( 1'b0 ))
VAR189 (
.VAR198(clk),
.VAR88(VAR92),
.VAR169(VAR110),
.VAR97(\VAR14/VAR238/VAR226/VAR113.VAR256.VAR263/VAR93/VAR265.delay<0>0 )
);
VAR219 #(
.VAR183 ( 1'b0 ))
VAR129 (
.VAR198(clk),
.VAR88(VAR92),
.VAR169(VAR21),
.VAR97(VAR81)
);
VAR219 #(
.VAR183 ( 1'b0 ))
VAR145 (
.VAR198(clk),
.VAR88(VAR92),
.VAR169(VAR222),
.VAR97(VAR62)
);
VAR219 #(
.VAR183 ( 1'b0 ))
VAR107 (
.VAR198(clk),
.VAR88(VAR92),
.VAR169(VAR233),
.VAR97(VAR27)
);
VAR213 VAR140 (
.VAR136(VAR192),
.VAR165(VAR242),
.VAR229(VAR52),
.VAR144(VAR42)
);
VAR213 VAR108 (
.VAR136(VAR159),
.VAR165(VAR242),
.VAR229(VAR59),
.VAR144(VAR192)
);
VAR213 VAR137 (
.VAR136(VAR11),
.VAR165(VAR242),
.VAR229(VAR12),
.VAR144(VAR159)
);
VAR213 VAR37 (
.VAR136(VAR188),
.VAR165(VAR242),
.VAR229(VAR64),
.VAR144(VAR11)
);
VAR213 VAR41 (
.VAR136(VAR122),
.VAR165(VAR242),
.VAR229(VAR34),
.VAR144(VAR188)
);
VAR213 VAR252 (
.VAR136(VAR30),
.VAR165(VAR242),
.VAR229(VAR67),
.VAR144(VAR122)
);
VAR213 VAR99 (
.VAR136(VAR91),
.VAR165(VAR242),
.VAR229(VAR246),
.VAR144(VAR30)
);
VAR213 VAR119 (
.VAR136(VAR260),
.VAR165(VAR242),
.VAR229(VAR197),
.VAR144(VAR91)
);
VAR213 VAR9 (
.VAR136(VAR223),
.VAR165(VAR242),
.VAR229(VAR176),
.VAR144(VAR260)
);
VAR213 VAR98 (
.VAR136(VAR193),
.VAR165(VAR242),
.VAR229(VAR215),
.VAR144(VAR223)
);
VAR213 VAR206 (
.VAR136(VAR233),
.VAR165(VAR242),
.VAR229(VAR202),
.VAR144(VAR193)
);
VAR219 #(
.VAR183 ( 1'b0 ))
VAR205 (
.VAR198(clk),
.VAR88(VAR92),
.VAR169(VAR42),
.VAR97(VAR210)
);
VAR213 VAR216 (
.VAR136(VAR242),
.VAR165(VAR233),
.VAR229(VAR83),
.VAR144(VAR244)
);
VAR213 VAR70 (
.VAR136(VAR244),
.VAR165(VAR233),
.VAR229(VAR157),
.VAR144(VAR19)
);
VAR213 VAR261 (
.VAR136(VAR19),
.VAR165(VAR233),
.VAR229(VAR24),
.VAR144(VAR155)
);
VAR213 VAR182 (
.VAR136(VAR155),
.VAR165(VAR233),
.VAR229(VAR5),
.VAR144(VAR175)
);
VAR213 VAR133 (
.VAR136(VAR242),
.VAR165(VAR233),
.VAR229(VAR138),
.VAR144(VAR141)
);
VAR213 VAR71 (
.VAR136(VAR141),
.VAR165(VAR233),
.VAR229(VAR82),
.VAR144(VAR163)
);
VAR213 VAR253 (
.VAR136(VAR163),
.VAR165(VAR233),
.VAR229(VAR8),
.VAR144(VAR258)
);
VAR213 VAR191 (
.VAR136(VAR258),
.VAR165(VAR233),
.VAR229(VAR166),
.VAR144(VAR150)
);
VAR213 VAR69 (
.VAR136(VAR203),
.VAR165(VAR66),
.VAR229(VAR125),
.VAR144(VAR7)
);
VAR213 VAR134 (
.VAR136(VAR147),
.VAR165(VAR112),
.VAR229(VAR152),
.VAR144(VAR203)
);
VAR213 VAR236 (
.VAR136(VAR115),
.VAR165(VAR101),
.VAR229(VAR184),
.VAR144(VAR147)
);
VAR213 VAR50 (
.VAR136(VAR121),
.VAR165(VAR185),
.VAR229(VAR17),
.VAR144(VAR115)
);
VAR213 VAR142 (
.VAR136(VAR231),
.VAR165(VAR78),
.VAR229(VAR209),
.VAR144(VAR121)
);
VAR213 VAR208 (
.VAR136(VAR132),
.VAR165(VAR49),
.VAR229(VAR179),
.VAR144(VAR231)
);
VAR213 VAR31 (
.VAR136(VAR240),
.VAR165(VAR247),
.VAR229(VAR6),
.VAR144(VAR132)
);
VAR213 VAR199 (
.VAR136(VAR151),
.VAR165(VAR194),
.VAR229(VAR28),
.VAR144(VAR240)
);
VAR213 VAR156 (
.VAR136(VAR57),
.VAR165(VAR248),
.VAR229(VAR161),
.VAR144(VAR151)
);
VAR213 VAR89 (
.VAR136(VAR187),
.VAR165(VAR235),
.VAR229(VAR44),
.VAR144(VAR57)
);
VAR213 VAR257 (
.VAR136(VAR117),
.VAR165(VAR13),
.VAR229(VAR180),
.VAR144(VAR187)
);
VAR213 VAR160 (
.VAR136(VAR224),
.VAR165(VAR131),
.VAR229(VAR87),
.VAR144(VAR117)
);
VAR213 VAR217 (
.VAR136(VAR73),
.VAR165(VAR262),
.VAR229(VAR48),
.VAR144(VAR224)
);
VAR213 VAR149 (
.VAR136(VAR221),
.VAR165(VAR186),
.VAR229(VAR47),
.VAR144(VAR73)
);
VAR213 VAR251 (
.VAR136(VAR116),
.VAR165(VAR127),
.VAR229(VAR227),
.VAR144(VAR221)
);
VAR213 VAR55 (
.VAR136(VAR242),
.VAR165(VAR76),
.VAR229(VAR128),
.VAR144(VAR116)
);
VAR219 #(
.VAR183 ( 1'b0 ))
VAR77 (
.VAR198(clk),
.VAR88(VAR92),
.VAR169(VAR7),
.VAR97(VAR154)
);
VAR54 #(
.VAR183 ( 16'h0001 ))
VAR118 (
.VAR174(VAR146[27]),
.VAR178(VAR146[28]),
.VAR96(VAR146[29]),
.VAR109(VAR146[30]),
.VAR144(VAR26)
);
VAR232 #(
.VAR183 ( 64'h0000000000000001 ))
VAR20 (
.VAR174(VAR123[23]),
.VAR178(VAR123[24]),
.VAR96(VAR123[25]),
.VAR109(VAR123[26]),
.VAR106(VAR123[27]),
.VAR158(VAR123[28]),
.VAR144(VAR228)
);
VAR232 #(
.VAR183 ( 64'h0000000000000001 ))
VAR90 (
.VAR174(VAR123[29]),
.VAR178(VAR123[30]),
.VAR96(VAR146[23]),
.VAR109(VAR146[24]),
.VAR106(VAR146[25]),
.VAR158(VAR146[26]),
.VAR144(VAR3)
);
VAR79 #(
.VAR183 ( 4'h8 ))
VAR18 (
.VAR174(VAR146[29]),
.VAR178(VAR146[30]),
.VAR144(VAR72)
);
VAR232 #(
.VAR183 ( 64'h8000000000000000 ))
VAR43 (
.VAR174(VAR146[23]),
.VAR178(VAR146[24]),
.VAR96(VAR146[25]),
.VAR109(VAR146[26]),
.VAR106(VAR146[27]),
.VAR158(VAR146[28]),
.VAR144(VAR126)
);
VAR79 #(
.VAR183 ( 4'h8 ))
VAR211 (
.VAR174(VAR123[29]),
.VAR178(VAR123[30]),
.VAR144(VAR214)
);
VAR232 #(
.VAR183 ( 64'h8000000000000000 ))
VAR36 (
.VAR174(VAR123[23]),
.VAR178(VAR123[24]),
.VAR96(VAR123[25]),
.VAR109(VAR123[26]),
.VAR106(VAR123[27]),
.VAR158(VAR123[28]),
.VAR144(VAR39)
);
VAR79 #(
.VAR183 ( 4'h8 ))
VAR239 (
.VAR174(VAR146[31]),
.VAR178(VAR123[31]),
.VAR144(VAR200)
);
VAR232 #(
.VAR183 ( 64'h9009000000009009 ))
VAR23 (
.VAR174(VAR146[27]),
.VAR178(VAR123[27]),
.VAR96(VAR146[29]),
.VAR109(VAR123[29]),
.VAR106(VAR146[28]),
.VAR158(VAR123[28]),
.VAR144(VAR59)
);
VAR232 #(
.VAR183 ( 64'h9009000000009009 ))
VAR68 (
.VAR174(VAR146[24]),
.VAR178(VAR123[24]),
.VAR96(VAR146[26]),
.VAR109(VAR123[26]),
.VAR106(VAR146[25]),
.VAR158(VAR123[25]),
.VAR144(VAR12)
);
VAR232 #(
.VAR183 ( 64'h9009000000009009 ))
VAR167 (
.VAR174(VAR146[21]),
.VAR178(VAR123[21]),
.VAR96(VAR146[23]),
.VAR109(VAR123[23]),
.VAR106(VAR146[22]),
.VAR158(VAR123[22]),
.VAR144(VAR64)
);
VAR232 #(
.VAR183 ( 64'h9009000000009009 ))
VAR16 (
.VAR174(VAR146[18]),
.VAR178(VAR123[18]),
.VAR96(VAR146[20]),
.VAR109(VAR123[20]),
.VAR106(VAR146[19]),
.VAR158(VAR123[19]),
.VAR144(VAR34)
);
VAR232 #(
.VAR183 ( 64'h9009000000009009 ))
VAR181 (
.VAR174(VAR146[15]),
.VAR178(VAR123[15]),
.VAR96(VAR146[17]),
.VAR109(VAR123[17]),
.VAR106(VAR146[16]),
.VAR158(VAR123[16]),
.VAR144(VAR67)
);
VAR232 #(
.VAR183 ( 64'h9009000000009009 ))
VAR139 (
.VAR174(VAR146[12]),
.VAR178(VAR123[12]),
.VAR96(VAR146[14]),
.VAR109(VAR123[14]),
.VAR106(VAR146[13]),
.VAR158(VAR123[13]),
.VAR144(VAR246)
);
VAR232 #(
.VAR183 ( 64'h9009000000009009 ))
VAR85 (
.VAR174(VAR146[10]),
.VAR178(VAR123[10]),
.VAR96(VAR146[9]),
.VAR109(VAR123[9]),
.VAR106(VAR146[11]),
.VAR158(VAR123[11]),
.VAR144(VAR197)
);
VAR232 #(
.VAR183 ( 64'h9009000000009009 ))
VAR40 (
.VAR174(VAR146[6]),
.VAR178(VAR123[6]),
.VAR96(VAR146[8]),
.VAR109(VAR123[8]),
.VAR106(VAR146[7]),
.VAR158(VAR123[7]),
.VAR144(VAR176)
);
VAR232 #(
.VAR183 ( 64'h9009000000009009 ))
VAR196 (
.VAR174(VAR146[3]),
.VAR178(VAR123[3]),
.VAR96(VAR146[5]),
.VAR109(VAR123[5]),
.VAR106(VAR146[4]),
.VAR158(VAR123[4]),
.VAR144(VAR215)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR124 (
.VAR174(VAR146[31]),
.VAR178(VAR123[31]),
.VAR96(VAR146[30]),
.VAR109(VAR123[30]),
.VAR144(VAR52)
);
VAR232 #(
.VAR183 ( 64'h9009000000009009 ))
VAR264 (
.VAR174(VAR146[0]),
.VAR178(VAR123[0]),
.VAR96(VAR146[2]),
.VAR109(VAR123[2]),
.VAR106(VAR146[1]),
.VAR158(VAR123[1]),
.VAR144(VAR202)
);
VAR232 #(
.VAR183 ( 64'h0000000000000001 ))
VAR94 (
.VAR174(VAR123[12]),
.VAR178(VAR123[13]),
.VAR96(VAR123[14]),
.VAR109(VAR123[15]),
.VAR106(VAR123[16]),
.VAR158(VAR123[17]),
.VAR144(VAR24)
);
VAR232 #(
.VAR183 ( 64'h0000000000000001 ))
VAR114 (
.VAR174(VAR123[6]),
.VAR178(VAR123[7]),
.VAR96(VAR123[8]),
.VAR109(VAR123[9]),
.VAR106(VAR123[10]),
.VAR158(VAR123[11]),
.VAR144(VAR157)
);
VAR232 #(
.VAR183 ( 64'h0000000000000001 ))
VAR241 (
.VAR174(VAR123[0]),
.VAR178(VAR123[1]),
.VAR96(VAR123[2]),
.VAR109(VAR123[3]),
.VAR106(VAR123[4]),
.VAR158(VAR123[5]),
.VAR144(VAR83)
);
VAR22 #(
.VAR183 ( 32'h00000001 ))
VAR234 (
.VAR174(VAR123[18]),
.VAR178(VAR123[19]),
.VAR96(VAR123[20]),
.VAR109(VAR123[21]),
.VAR106(VAR123[22]),
.VAR144(VAR5)
);
VAR232 #(
.VAR183 ( 64'h0000000000000001 ))
VAR53 (
.VAR174(VAR146[12]),
.VAR178(VAR146[13]),
.VAR96(VAR146[14]),
.VAR109(VAR146[15]),
.VAR106(VAR146[16]),
.VAR158(VAR146[17]),
.VAR144(VAR8)
);
VAR232 #(
.VAR183 ( 64'h0000000000000001 ))
VAR29 (
.VAR174(VAR146[6]),
.VAR178(VAR146[7]),
.VAR96(VAR146[8]),
.VAR109(VAR146[9]),
.VAR106(VAR146[10]),
.VAR158(VAR146[11]),
.VAR144(VAR82)
);
VAR232 #(
.VAR183 ( 64'h0000000000000001 ))
VAR243 (
.VAR174(VAR146[0]),
.VAR178(VAR146[1]),
.VAR96(VAR146[2]),
.VAR109(VAR146[3]),
.VAR106(VAR146[4]),
.VAR158(VAR146[5]),
.VAR144(VAR138)
);
VAR22 #(
.VAR183 ( 32'h00000001 ))
VAR162 (
.VAR174(VAR146[18]),
.VAR178(VAR146[19]),
.VAR96(VAR146[20]),
.VAR109(VAR146[21]),
.VAR106(VAR146[22]),
.VAR144(VAR166)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR86 (
.VAR174(VAR146[19]),
.VAR178(VAR123[19]),
.VAR96(VAR146[18]),
.VAR109(VAR123[18]),
.VAR144(VAR6)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR80 (
.VAR174(VAR146[17]),
.VAR178(VAR123[17]),
.VAR96(VAR146[16]),
.VAR109(VAR123[16]),
.VAR144(VAR28)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR204 (
.VAR174(VAR146[15]),
.VAR178(VAR123[15]),
.VAR96(VAR146[14]),
.VAR109(VAR123[14]),
.VAR144(VAR161)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR84 (
.VAR174(VAR146[13]),
.VAR178(VAR123[13]),
.VAR96(VAR146[12]),
.VAR109(VAR123[12]),
.VAR144(VAR44)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR218 (
.VAR174(VAR146[11]),
.VAR178(VAR123[11]),
.VAR96(VAR146[10]),
.VAR109(VAR123[10]),
.VAR144(VAR180)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR35 (
.VAR174(VAR146[9]),
.VAR178(VAR123[9]),
.VAR96(VAR146[8]),
.VAR109(VAR123[8]),
.VAR144(VAR87)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR51 (
.VAR174(VAR146[7]),
.VAR178(VAR123[7]),
.VAR96(VAR146[6]),
.VAR109(VAR123[6]),
.VAR144(VAR48)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR58 (
.VAR174(VAR146[5]),
.VAR178(VAR123[5]),
.VAR96(VAR146[4]),
.VAR109(VAR123[4]),
.VAR144(VAR47)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR32 (
.VAR174(VAR146[3]),
.VAR178(VAR123[3]),
.VAR96(VAR146[2]),
.VAR109(VAR123[2]),
.VAR144(VAR227)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR75 (
.VAR174(VAR146[31]),
.VAR178(VAR123[31]),
.VAR96(VAR146[30]),
.VAR109(VAR123[30]),
.VAR144(VAR125)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR100 (
.VAR174(VAR146[29]),
.VAR178(VAR123[29]),
.VAR96(VAR146[28]),
.VAR109(VAR123[28]),
.VAR144(VAR152)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR104 (
.VAR174(VAR146[27]),
.VAR178(VAR123[27]),
.VAR96(VAR146[26]),
.VAR109(VAR123[26]),
.VAR144(VAR184)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR25 (
.VAR174(VAR146[25]),
.VAR178(VAR123[25]),
.VAR96(VAR146[24]),
.VAR109(VAR123[24]),
.VAR144(VAR17)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR130 (
.VAR174(VAR146[23]),
.VAR178(VAR123[23]),
.VAR96(VAR146[22]),
.VAR109(VAR123[22]),
.VAR144(VAR209)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR230 (
.VAR174(VAR146[21]),
.VAR178(VAR123[21]),
.VAR96(VAR146[20]),
.VAR109(VAR123[20]),
.VAR144(VAR179)
);
VAR54 #(
.VAR183 ( 16'h9009 ))
VAR225 (
.VAR174(VAR146[1]),
.VAR178(VAR123[1]),
.VAR96(VAR146[0]),
.VAR109(VAR123[0]),
.VAR144(VAR128)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR111 (
.VAR174(VAR146[31]),
.VAR178(VAR123[31]),
.VAR96(VAR146[30]),
.VAR109(VAR123[30]),
.VAR144(VAR66)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR102 (
.VAR174(VAR123[29]),
.VAR178(VAR146[29]),
.VAR96(VAR146[28]),
.VAR109(VAR123[28]),
.VAR144(VAR112)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR171 (
.VAR174(VAR123[27]),
.VAR178(VAR146[27]),
.VAR96(VAR146[26]),
.VAR109(VAR123[26]),
.VAR144(VAR101)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR10 (
.VAR174(VAR123[25]),
.VAR178(VAR146[25]),
.VAR96(VAR146[24]),
.VAR109(VAR123[24]),
.VAR144(VAR185)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR38 (
.VAR174(VAR123[23]),
.VAR178(VAR146[23]),
.VAR96(VAR146[22]),
.VAR109(VAR123[22]),
.VAR144(VAR78)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR220 (
.VAR174(VAR123[21]),
.VAR178(VAR146[21]),
.VAR96(VAR146[20]),
.VAR109(VAR123[20]),
.VAR144(VAR49)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR259 (
.VAR174(VAR123[19]),
.VAR178(VAR146[19]),
.VAR96(VAR146[18]),
.VAR109(VAR123[18]),
.VAR144(VAR247)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR15 (
.VAR174(VAR123[17]),
.VAR178(VAR146[17]),
.VAR96(VAR146[16]),
.VAR109(VAR123[16]),
.VAR144(VAR194)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR201 (
.VAR174(VAR123[15]),
.VAR178(VAR146[15]),
.VAR96(VAR146[14]),
.VAR109(VAR123[14]),
.VAR144(VAR248)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR135 (
.VAR174(VAR123[13]),
.VAR178(VAR146[13]),
.VAR96(VAR146[12]),
.VAR109(VAR123[12]),
.VAR144(VAR235)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR74 (
.VAR174(VAR123[11]),
.VAR178(VAR146[11]),
.VAR96(VAR146[10]),
.VAR109(VAR123[10]),
.VAR144(VAR13)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR172 (
.VAR174(VAR123[9]),
.VAR178(VAR146[9]),
.VAR96(VAR146[8]),
.VAR109(VAR123[8]),
.VAR144(VAR131)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR1 (
.VAR174(VAR123[7]),
.VAR178(VAR146[7]),
.VAR96(VAR146[6]),
.VAR109(VAR123[6]),
.VAR144(VAR262)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR33 (
.VAR174(VAR123[5]),
.VAR178(VAR146[5]),
.VAR96(VAR146[4]),
.VAR109(VAR123[4]),
.VAR144(VAR186)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR255 (
.VAR174(VAR123[3]),
.VAR178(VAR146[3]),
.VAR96(VAR146[2]),
.VAR109(VAR123[2]),
.VAR144(VAR127)
);
VAR54 #(
.VAR183 ( 16'h44D4 ))
VAR103 (
.VAR174(VAR123[1]),
.VAR178(VAR146[1]),
.VAR96(VAR146[0]),
.VAR109(VAR123[0]),
.VAR144(VAR76)
);
VAR79 #(
.VAR183 ( 4'h1 ))
VAR2 (
.VAR174(VAR81),
.VAR178(VAR62),
.VAR144(VAR168)
);
VAR232 #(
.VAR183 ( 64'hFAEF00000000FFFF ))
VAR207 (
.VAR174(VAR212),
.VAR178(VAR210),
.VAR96(VAR266),
.VAR109(VAR154),
.VAR106(VAR27),
.VAR158(VAR168),
.VAR144(VAR110)
);
endmodule
|
mit
|
jotego/jt12
|
hdl/adpcm/jt10_adpcmb_interpol.v
| 2,652 |
module MODULE1(
input VAR18,
input clk,
input VAR28, input VAR17, input VAR9,
input signed [15:0] VAR4,
output signed [15:0] VAR27
);
localparam VAR25=6;
reg signed [15:0] VAR13, VAR15;
reg signed [16:0] VAR6;
reg VAR5=1'b0;
reg [3:0] VAR14, VAR26;
reg [VAR25-1:0] VAR24;
reg signed [15:0] VAR2;
wire [15:0] VAR21;
reg [15:0] VAR20;
reg VAR1, VAR8;
assign VAR27 = VAR2;
always @(posedge clk) if(VAR28) begin
VAR24 <= {VAR24[VAR25-2:0], VAR17 & VAR9 }; end
always @(posedge clk) if(VAR17) begin
if ( VAR9 ) begin
VAR26 <= 'd1;
VAR14 <= VAR26;
end else if ( VAR26 != 4'hF )
VAR26 <= VAR26 + 1'd1;
end
always @(posedge clk) if(VAR28) begin
VAR5 <= 1'b0;
if(VAR24[1]) begin
VAR13 <= VAR4;
end
if(VAR24[4]) begin
VAR6 <= { VAR4[15], VAR4 } - { VAR13[15], VAR13 };
end
if( VAR24[5] ) begin
VAR5 <= 1'b1;
VAR15 <= VAR6[16] ? ~VAR6[15:0]+1'd1 : VAR6[15:0];
VAR8 <= VAR6[16];
end
end
always @(posedge clk) if(VAR17) begin
if( VAR9 ) begin
VAR20 <= VAR21;
VAR1 <= VAR8;
VAR2 <= VAR13;
end
else VAR2 <= ( (VAR2 < VAR13) == VAR1 ) ? VAR2 : VAR1 ? VAR2 - VAR20 : VAR2 + VAR20;
end
VAR23 #(.VAR22(16)) VAR16(
.VAR18 ( VAR18 ),
.clk ( clk ),
.VAR28 ( VAR28 ),
.VAR19 ( VAR5 ),
.VAR7 ( VAR15 ),
.VAR3 ( {12'd0, VAR14 } ),
.VAR12 ( VAR21 ),
.VAR10 ( ),
.VAR11( )
);
endmodule MODULE1
|
gpl-3.0
|
ncos/Xilinx-Verilog
|
Donov-I/digital-display.v
| 1,699 |
module MODULE1(
input [15:0] VAR7,
input VAR6, output reg [7:0] VAR8,
output reg [3:0] select,
input clk
);
reg [31:0] VAR5;
wire [31:0] VAR9;
wire [31:0] VAR10;
always @(posedge clk)
begin
if (VAR6 == 1'b0) VAR5 <= VAR10;
if (VAR6 == 1'b1) VAR5 <= VAR9;
end
always @(posedge clk)
begin
select <= select << 1;
if (select == 0) select <= 4'b1;
if (select == 4'b0001)
VAR8 <= VAR5[7:0];
if (select == 4'b0010)
VAR8 <= VAR5[15:8];
if (select == 4'b0100)
VAR8 <= VAR5[23:16];
if (select == 4'b1000)
VAR8 <= VAR5[31:24];
end
VAR4 VAR3(
.VAR2(VAR7),
.VAR12(VAR9)
);
VAR1 VAR11(
.VAR2(VAR7),
.VAR12(VAR10)
);
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/a21o/sky130_fd_sc_lp__a21o.behavioral.pp.v
| 1,994 |
module MODULE1 (
VAR6 ,
VAR13 ,
VAR15 ,
VAR5 ,
VAR10,
VAR14,
VAR4 ,
VAR1
);
output VAR6 ;
input VAR13 ;
input VAR15 ;
input VAR5 ;
input VAR10;
input VAR14;
input VAR4 ;
input VAR1 ;
wire VAR16 ;
wire VAR12 ;
wire VAR2;
and VAR7 (VAR16 , VAR13, VAR15 );
or VAR11 (VAR12 , VAR16, VAR5 );
VAR9 VAR3 (VAR2, VAR12, VAR10, VAR14);
buf VAR8 (VAR6 , VAR2 );
endmodule
|
apache-2.0
|
EliasVansteenkiste/ConnectionRouter
|
vtr_flow/benchmarks/arithmetic/generated_circuits/multless_consts/verilog/mult_088.v
| 1,528 |
module MODULE1 (
VAR10,
VAR7
);
input [31:0] VAR10;
output [31:0]
VAR7;
wire [31:0]
VAR6,
VAR12,
VAR8,
VAR11,
VAR3,
VAR5,
VAR9,
VAR14,
VAR2;
assign VAR6 = VAR10;
assign VAR8 = VAR12 - VAR6;
assign VAR12 = VAR6 << 7;
assign VAR2 = VAR14 - VAR9;
assign VAR14 = VAR9 << 3;
assign VAR5 = VAR6 << 1;
assign VAR11 = VAR8 << 4;
assign VAR3 = VAR8 + VAR11;
assign VAR9 = VAR3 + VAR5;
assign VAR7 = VAR2;
endmodule
module MODULE2(
VAR10,
VAR7,
clk
);
input [31:0] VAR10;
output [31:0] VAR7;
reg [31:0] VAR7;
input clk;
reg [31:0] VAR13;
wire [30:0] VAR4;
always @(posedge clk) begin
VAR13 <= VAR10;
VAR7 <= VAR4;
end
MODULE1 MODULE1(
.VAR10(VAR13),
.VAR7(VAR4)
);
endmodule
|
mit
|
olgirard/openmsp430
|
fpga/altera_de0_nano_soc/rtl/verilog/mega/in_buf.v
| 4,276 |
module MODULE2
(
VAR8,
VAR13) ;
input [0:0] VAR8;
output [0:0] VAR13;
wire [0:0] VAR11;
VAR3 VAR9
(
.VAR5(VAR8),
.VAR14(VAR11[0:0])
,
.VAR1(1'b0),
.VAR6(1'b0)
);
VAR9.VAR10 = "false",
VAR9.VAR7 = "false",
VAR9.VAR12 = "VAR3";
assign
VAR13 = VAR11;
endmodule
module MODULE1 (
VAR8,
VAR13);
input [0:0] VAR8;
output [0:0] VAR13;
wire [0:0] VAR2;
wire [0:0] VAR13 = VAR2[0:0];
MODULE2 MODULE1 (
.VAR8 (VAR8),
.VAR13 (VAR2));
endmodule
|
bsd-3-clause
|
iDoka/GOST-28147-89
|
rtl/gost28147.v
| 3,536 |
module MODULE1 (
input clk, input rst, input VAR4, input [255:0] VAR16, input [63:0] VAR9, input VAR14, output reg VAR27, output reg [63:0] VAR23, output reg VAR7, input VAR21 );
reg [1:0] state;
reg [1:0] VAR10;
localparam VAR24 = 2'b00,
VAR17 = 2'b01,
VAR18 = 2'b10;
always @(posedge clk) begin: VAR13
if (rst)
state <= VAR24;
end
else
state <= VAR10;
end
always @(*) begin
case (state)
VAR24 : begin : VAR2
if (VAR14 && VAR27)
VAR10 = VAR17;
end
else
VAR10 = VAR24;
end : VAR2
VAR17 : begin : VAR6
if (&VAR11)
VAR10 = VAR18;
end
else
VAR10 = VAR17;
end : VAR6
VAR18 : begin : VAR12
if (VAR21 == 1)
VAR10 = VAR24;
end
else
VAR10 = VAR18;
end : VAR12
default : VAR10 = VAR24;
endcase
end
reg [4:0] VAR11;
always @(posedge clk)
if((state == VAR24) || (state == VAR18))
VAR11 <= 5'h0;
else
VAR11 <= VAR11 + 1;
wire [2:0] VAR5 = (&VAR11[4:3]) ? ~VAR11[2:0] : VAR11[2:0]; wire [2:0] VAR8 = (|VAR11[4:3]) ? ~VAR11[2:0] : VAR11[2:0]; wire [2:0] VAR25 = VAR4 ? VAR8 : VAR5;
wire [31:0] VAR19 [0:7]; assign {VAR19[0],VAR19[1],VAR19[2],VAR19[3],VAR19[4],VAR19[5],VAR19[6],VAR19[7]} = VAR16;
reg [31:0] VAR15, VAR26; wire [31:0] VAR3 = VAR26 + VAR19[VAR25]; wire [31:0] VAR22 = VAR20(VAR3); wire [31:0] VAR1 = {VAR22[20:0],VAR22[31:21]};
always @(posedge clk)
if(rst)
{VAR15,VAR26} <= {64{1'b0}};
else if (VAR14 && VAR27) {VAR15,VAR26} <= VAR9;
else if (state == VAR17)
{VAR15,VAR26} <= {VAR26, VAR15^VAR1};
always @(posedge clk)
if (state == VAR18)
VAR23 <= {VAR26,VAR15};
always @(posedge clk)
if (state == VAR18)
VAR7 <= 1'b1;
else
VAR7 <= 1'b0;
always @(posedge clk)
if ((state == VAR17) || (state == VAR18))
VAR27 <= 1'b0;
else if (VAR21)
VAR27 <= 1'b1;
endmodule
|
mit
|
The-OpenROAD-Project/asap7
|
asap7sc6t_26/Verilog/asap7sc6T_CKINVDC_LVT_FF_210930.v
| 11,786 |
module MODULE1 (VAR2, VAR1);
output VAR2;
input VAR1;
not (VAR2, VAR1);
|
bsd-3-clause
|
mammenx/synesthesia_moksha
|
wxp/dgn/syn/limbus/synthesis/submodules/limbus_hdmi_tx_int_n.v
| 3,424 |
module MODULE1 (
address,
VAR2,
clk,
VAR11,
VAR12,
VAR6,
VAR5,
irq,
VAR9
)
;
output irq;
output [ 31: 0] VAR9;
input [ 1: 0] address;
input VAR2;
input clk;
input VAR11;
input VAR12;
input VAR6;
input [ 31: 0] VAR5;
wire VAR7;
reg VAR13;
reg VAR3;
wire VAR8;
reg VAR4;
wire VAR1;
wire VAR14;
wire irq;
reg VAR15;
wire VAR10;
reg [ 31: 0] VAR9;
assign VAR7 = 1;
assign VAR10 = ({1 {(address == 0)}} & VAR8) |
({1 {(address == 2)}} & VAR15) |
({1 {(address == 3)}} & VAR4);
always @(posedge clk or negedge VAR12)
begin
if (VAR12 == 0)
VAR9 <= 0;
end
else if (VAR7)
VAR9 <= {32'b0 | VAR10};
end
assign VAR8 = VAR11;
always @(posedge clk or negedge VAR12)
begin
if (VAR12 == 0)
VAR15 <= 0;
end
else if (VAR2 && ~VAR6 && (address == 2))
VAR15 <= VAR5;
end
assign irq = |(VAR8 & VAR15);
assign VAR1 = VAR2 && ~VAR6 && (address == 3);
always @(posedge clk or negedge VAR12)
begin
if (VAR12 == 0)
VAR4 <= 0;
end
else if (VAR7)
if (VAR1 && VAR5[0])
VAR4 <= 0;
else if (VAR14)
VAR4 <= -1;
end
always @(posedge clk or negedge VAR12)
begin
if (VAR12 == 0)
begin
VAR13 <= 0;
VAR3 <= 0;
end
else if (VAR7)
begin
VAR13 <= VAR8;
VAR3 <= VAR13;
end
end
assign VAR14 = ~VAR13 & VAR3;
endmodule
|
gpl-3.0
|
545/Atari7800
|
Atari7800/Atari7800.srcs/sources_1/imports/NMOS/ALU.v
| 2,250 |
module MODULE1( clk, VAR11, VAR9, VAR19, VAR14, VAR15, VAR21, VAR12, VAR8, VAR5, VAR7, VAR20, VAR6, VAR23 );
input clk;
input VAR9;
input [3:0] VAR11; input [7:0] VAR19;
input [7:0] VAR14;
input VAR15;
input VAR12; output [7:0] VAR8;
output VAR21;
output VAR5;
output VAR7;
output VAR20;
output VAR6;
input VAR23;
reg [7:0] VAR8;
reg VAR21;
wire VAR5;
wire VAR7;
reg VAR20;
reg VAR6;
reg VAR13;
reg VAR24;
reg [8:0] VAR4;
reg [7:0] VAR16;
reg [4:0] VAR18;
reg [4:0] VAR10;
wire [8:0] VAR17 = { VAR10, VAR18[3:0] };
wire VAR1 = (VAR9 | (VAR11[3:2] == 2'b11)) ? 0 : VAR15;
always @* begin
case( VAR11[1:0] )
2'b00: VAR4 = VAR19 | VAR14;
2'b01: VAR4 = VAR19 & VAR14;
2'b10: VAR4 = VAR19 ^ VAR14;
2'b11: VAR4 = VAR19;
endcase
if( VAR9 )
VAR4 = { VAR19[0], VAR15, VAR19[7:1] };
end
always @* begin
case( VAR11[3:2] )
2'b00: VAR16 = VAR14; 2'b01: VAR16 = ~VAR14; 2'b10: VAR16 = VAR4; 2'b11: VAR16 = 0; endcase
end
wire VAR22 = VAR12 & (VAR18[3:1] >= 3'd5);
wire VAR3 = VAR12 & (VAR10[3:1] >= 3'd5);
wire VAR2 = VAR18[4] | VAR22;
always @* begin
VAR18 = VAR4[3:0] + VAR16[3:0] + VAR1;
VAR10 = VAR4[8:4] + VAR16[7:4] + VAR2;
end
always @(posedge clk)
if( VAR23 ) begin
VAR13 <= VAR19[7];
VAR24 <= VAR16[7];
VAR8 <= VAR17[7:0];
VAR21 <= VAR17[8] | VAR3;
VAR20 <= VAR17[7];
VAR6 <= VAR2;
end
assign VAR5 = VAR13 ^ VAR24 ^ VAR21 ^ VAR20;
assign VAR7 = ~|VAR8;
endmodule
|
gpl-2.0
|
SeanZarzycki/openSPARC-FPU
|
project/src/fpu_in_ctl.v
| 22,283 |
module MODULE1 (
VAR137,
VAR124,
VAR87,
VAR13,
VAR27,
VAR121,
VAR5,
VAR4,
VAR72,
VAR120,
VAR123,
VAR89,
VAR16,
VAR92,
VAR103,
VAR83,
VAR19,
VAR18,
VAR142,
VAR52,
VAR111,
VAR21,
VAR25,
VAR38,
VAR146,
VAR53,
VAR35,
VAR10,
VAR11,
VAR15,
VAR76,
VAR66
);
input VAR137; input [123:118] VAR124; input [3:2] VAR87; input VAR13; input VAR27; input VAR121; input VAR5; input VAR4; input VAR72; input VAR120; input VAR123; input VAR89; input VAR16; input VAR92;
output VAR103;
output VAR83; output VAR19; output VAR18;
output VAR142; output [3:0] VAR52; output VAR111; output [3:0] VAR21; output VAR25; output VAR38; output VAR146; output VAR53; output VAR35; output VAR10; output VAR11;
input VAR15; input VAR76; output VAR66;
wire reset;
wire VAR103;
wire VAR57;
wire [4:0] VAR43;
wire VAR83;
wire VAR19;
wire VAR18;
wire VAR114;
wire VAR90;
wire VAR142;
wire VAR111;
wire [3:0] VAR28;
wire VAR148;
wire [3:0] VAR74;
wire [3:0] VAR75;
wire VAR40;
wire [3:0] VAR8;
wire [3:0] VAR52;
wire [3:0] VAR151;
wire VAR73;
wire [3:0] VAR133;
wire [3:0] VAR125;
wire [3:0] VAR56;
wire VAR101;
wire [3:0] VAR42;
wire [3:0] VAR54;
wire [3:0] VAR94;
wire VAR31;
wire VAR132;
wire [3:0] VAR21;
wire [3:0] VAR96;
wire VAR25;
wire VAR38;
wire VAR17;
wire VAR86;
wire VAR146;
wire VAR53;
wire VAR1;
wire VAR69;
wire VAR99;
wire [7:0] VAR108;
wire [7:0] VAR30;
wire [7:0] VAR37;
wire [7:0] VAR138;
wire [15:0] VAR22;
wire [15:0] VAR46;
wire VAR127;
wire VAR117;
wire VAR6;
wire VAR131;
wire VAR77;
wire VAR104;
wire VAR49;
wire VAR102;
wire VAR107;
wire VAR61;
wire VAR106;
wire VAR67;
wire VAR65;
wire VAR115;
wire VAR3;
wire VAR100;
wire [2:0] VAR147;
wire [2:0] VAR20;
wire [2:0] VAR55;
wire [2:0] VAR139;
wire [2:0] VAR33;
wire [2:0] VAR63;
wire [2:0] VAR85;
wire [2:0] VAR81;
wire [2:0] VAR95;
wire [2:0] VAR143;
wire [2:0] VAR122;
wire [2:0] VAR36;
wire [2:0] VAR105;
wire [2:0] VAR88;
wire [2:0] VAR32;
wire [2:0] VAR140;
wire [2:0] VAR116;
wire VAR11;
wire VAR44;
wire VAR134;
wire VAR97;
wire VAR10;
wire VAR78;
wire VAR35;
wire VAR14;
wire VAR48;
wire VAR47;
wire VAR82;
wire VAR51;
VAR58 #(1) VAR141 (
.din (VAR16),
.clk (VAR92),
.VAR62(VAR89),
.VAR150 (VAR93),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign reset= (!VAR93);
VAR91 #(1) VAR98 (
.din (VAR137),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR103),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR12 #(1) VAR144 (
.din (VAR124[123]),
.clk (VAR92),
.VAR150 (VAR57),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR12 #(5) VAR112 (
.din (VAR124[122:118]),
.clk (VAR92),
.VAR150 (VAR43[4:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR114= VAR13;
assign VAR90= (!VAR114);
assign VAR142= VAR103 && VAR57
&& (((VAR43[4:0]==5'h0a) && VAR114)
|| ((VAR43[4:0]==5'h0b) && VAR90));
assign VAR28[3:0]= VAR74[3:0] + 4'h1;
assign VAR148= VAR142 && (!VAR99);
VAR70 #(4) VAR129 (
.din (VAR28[3:0]),
.en (VAR148),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR74[3:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR75[3:0]= VAR8[3:0] + 4'h1;
assign VAR40= VAR142 && VAR99;
VAR70 #(4) VAR2 (
.din (VAR75[3:0]),
.en (VAR40),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR8[3:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR52[3:0]= {VAR99,
(({3{VAR99}}
& VAR8[2:0])
| ({3{(!VAR99)}}
& VAR74[2:0]))};
VAR12 #(4) VAR109 (
.din (VAR52[3:0]),
.clk (VAR92),
.VAR150 (VAR151[3:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR111 = ~VAR17 | ~VAR86;
assign VAR73= (VAR14 && VAR27)
|| (VAR78 && VAR121);
assign VAR133[3:0]= VAR56[3:0] + 4'h1;
assign VAR125[3:0]= ({4{(VAR73 && (!reset))}}
& VAR133[3:0])
| ({4{((!VAR73) && (!reset))}}
& VAR56[3:0]);
VAR12 #(4) VAR45 (
.din (VAR125[3:0]),
.clk (VAR92),
.VAR150 (VAR56[3:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR101= (VAR44 && VAR5);
assign VAR42[3:0]= VAR94[3:0] + 4'h1;
assign VAR54[3:0]= ({4{(VAR101 && (!reset))}}
& VAR42[3:0])
| ({4{((!VAR101) && (!reset))}}
& VAR94[3:0]);
VAR12 #(4) VAR113 (
.din (VAR54[3:0]),
.clk (VAR92),
.VAR150 (VAR94[3:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR31= (!VAR86) && VAR5 && (!VAR44);
VAR12 #(1) VAR60 (
.din (VAR31),
.clk (VAR92),
.VAR150 (VAR132),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR21[3:0]= {VAR31,
(({3{VAR31}}
& (VAR94[2:0] & {3{(!reset)}}))
| ({3{(!VAR31)}}
& VAR125[2:0]))};
VAR12 #(4) VAR7 (
.din (VAR21[3:0]),
.clk (VAR92),
.VAR150 (VAR96[3:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR48 = VAR103 && VAR57 &&
((VAR43[4:0]==5'h0a) || (VAR43[4:0]==5'h0b));
VAR70 #(1) VAR80 (
.din (VAR48),
.en (1'b1),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR47),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR51 = ~VAR123;
assign VAR25= (VAR151[3:0]==VAR96[3:0]) && VAR47 && VAR51;
assign VAR38= (!VAR25);
assign VAR17= (VAR74[3:0]==VAR56[3:0]);
assign VAR86= (VAR8[3:0]==VAR94[3:0]);
assign VAR146= ((VAR17 && (!VAR132))
|| (VAR86 && VAR99
&& VAR5)) && VAR48 && VAR51;
assign VAR53= (!VAR146);
assign VAR1= VAR103 && VAR57 && (VAR43[4:1]==4'h5)
&& ((VAR114 && (!VAR43[0]))
|| (VAR90 && (!VAR87[3]) && VAR43[0]));
assign VAR69= VAR103 && VAR57 && (VAR43[4:0]==5'h0b)
&& VAR90 && (VAR87[3:2]==2'b10);
assign VAR99= VAR103 && VAR57 && (VAR43[4:0]==5'h0b)
&& VAR90 && (VAR87[3:2]==2'b11);
assign VAR108[7:0]= ({8{reset}}
& 8'h01)
| ({8{(VAR73 && (!reset))}}
& {VAR30[6:0], VAR30[7]})
| ({8{((!VAR73) && (!reset))}}
& VAR30[7:0]);
VAR12 #(8) VAR71 (
.din (VAR108[7:0]),
.clk (VAR92),
.VAR150 (VAR30[7:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR37[7:0]= ({8{reset}}
& 8'h01)
| ({8{(VAR101 && (!reset))}}
& {VAR138[6:0], VAR138[7]})
| ({8{((!VAR101) && (!reset))}}
& VAR138[7:0]);
VAR12 #(8) VAR118 (
.din (VAR37[7:0]),
.clk (VAR92),
.VAR150 (VAR138[7:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR22[15:0]= ({16{((!VAR86) && VAR5
&& (!VAR44))}}
& {(VAR138[7:1] & {7{(!reset)}}),
(VAR138[0] || reset), 8'b0})
| ({16{(!((!VAR86) && VAR5 && (!VAR44)))}}
& {8'b0, VAR108[7:0]});
VAR12 VAR39 (
.din (VAR22[15:0]),
.clk (VAR92),
.VAR150 (VAR46[15:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR127= VAR142 && (!VAR99) && (VAR74[2:0]==3'h0);
assign VAR117= VAR142 && (!VAR99) && (VAR74[2:0]==3'h1);
assign VAR6= VAR142 && (!VAR99) && (VAR74[2:0]==3'h2);
assign VAR131= VAR142 && (!VAR99) && (VAR74[2:0]==3'h3);
assign VAR77= VAR142 && (!VAR99) && (VAR74[2:0]==3'h4);
assign VAR104= VAR142 && (!VAR99) && (VAR74[2:0]==3'h5);
assign VAR49= VAR142 && (!VAR99) && (VAR74[2:0]==3'h6);
assign VAR102= VAR142 && (!VAR99) && (VAR74[2:0]==3'h7);
assign VAR107= VAR142 && VAR99 && (VAR8[2:0]==3'h0);
assign VAR61= VAR142 && VAR99 && (VAR8[2:0]==3'h1);
assign VAR106= VAR142 && VAR99 && (VAR8[2:0]==3'h2);
assign VAR67= VAR142 && VAR99 && (VAR8[2:0]==3'h3);
assign VAR65= VAR142 && VAR99 && (VAR8[2:0]==3'h4);
assign VAR115= VAR142 && VAR99 && (VAR8[2:0]==3'h5);
assign VAR3= VAR142 && VAR99 && (VAR8[2:0]==3'h6);
assign VAR100= VAR142 && VAR99 && (VAR8[2:0]==3'h7);
VAR70 #(3) VAR136 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR127),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR147[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR110 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR117),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR20[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR79 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR6),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR55[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR26 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR131),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR139[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR23 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR77),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR33[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR34 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR104),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR63[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR29 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR49),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR85[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR64 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR102),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR81[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR135 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR107),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR95[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR84 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR61),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR143[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR59 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR106),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR122[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR41 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR67),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR36[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR9 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR65),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR105[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR128 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR115),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR88[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR50 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR3),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR32[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(3) VAR145 (
.din ({VAR99, VAR69, VAR1}),
.en (VAR100),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR140[2:0]),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR82 = (VAR17 && (!VAR132))
|| (VAR86 && VAR99 && VAR103 && VAR57
&& VAR5);
assign VAR116[2:0]= ({3{VAR82}}
& {(VAR86 && VAR99 && VAR103 && VAR57
&& VAR5
&& VAR97 && (!VAR134)),
VAR69,
VAR1})
| ({3{(!VAR82)}}
& (({3{VAR46[0]}}
& VAR147[2:0])
| ({3{VAR46[1]}}
& VAR20[2:0])
| ({3{VAR46[2]}}
& VAR55[2:0])
| ({3{VAR46[3]}}
& VAR139[2:0])
| ({3{VAR46[4]}}
& VAR33[2:0])
| ({3{VAR46[5]}}
& VAR63[2:0])
| ({3{VAR46[6]}}
& VAR85[2:0])
| ({3{VAR46[7]}}
& VAR81[2:0])
| ({3{VAR46[8]}}
& VAR95[2:0])
| ({3{VAR46[9]}}
& VAR143[2:0])
| ({3{VAR46[10]}}
& VAR122[2:0])
| ({3{VAR46[11]}}
& VAR36[2:0])
| ({3{VAR46[12]}}
& VAR105[2:0])
| ({3{VAR46[13]}}
& VAR88[2:0])
| ({3{VAR46[14]}}
& VAR32[2:0])
| ({3{VAR46[15]}}
& VAR140[2:0])));
assign VAR11= VAR116[2];
assign VAR44= VAR116[2];
assign VAR10= VAR116[1];
assign VAR78= VAR116[1];
assign VAR35= VAR116[0];
assign VAR14= VAR116[0];
VAR70 #(1) VAR119 (
.din (VAR14),
.en (1'b1),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR149),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(1) VAR68 (
.din (VAR78),
.en (1'b1),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR126),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(1) VAR24 (
.din (VAR44),
.en (1'b1),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR134),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
VAR70 #(1) VAR130 (
.din (VAR5),
.en (1'b1),
.rst (reset),
.clk (VAR92),
.VAR150 (VAR97),
.VAR15 (VAR15),
.VAR76 (),
.VAR66 ()
);
assign VAR83 = !(VAR4 || VAR14 || VAR149 || reset);
assign VAR19 = !(VAR72 || VAR78 || VAR126 || reset);
assign VAR18 = !(VAR120 || VAR44 || VAR134 || reset);
endmodule
|
gpl-3.0
|
vipinkmenon/fpgadriver
|
src/hw/fpga/source/memory_if/phy_pd.v
| 23,431 |
module MODULE1 #
(
parameter VAR23 = 100,
parameter VAR11 = "VAR48", parameter VAR64 = 16 )
(
output [99:0] VAR47, input [4:0] VAR78,
output [4:0] VAR44,
output reg VAR25, output reg VAR63, output VAR19, input VAR8, input VAR62,
input VAR51, input [1:0] VAR33, input VAR32,
input VAR58,
input VAR77, input VAR70, input VAR7, input VAR21, input VAR2,
input [3:0] VAR30, input clk, input rst );
localparam VAR20 = ((VAR11 == "VAR57") | (VAR11 == "VAR29")) ? "VAR24" : "VAR82";
localparam VAR4 = (VAR20 == "VAR24") ? 6 : VAR64;
localparam VAR45 = (VAR20 == "VAR24") ? 3 : 6;
localparam VAR87 = 1;
wire VAR14;
wire VAR39;
wire [VAR4-1:0] VAR54;
wire [VAR4-1:0] VAR3;
reg VAR66; reg [4:0] VAR83;
wire VAR22;
reg VAR50;
reg VAR61;
wire VAR13;
wire VAR86; wire VAR79;
reg VAR76;
wire VAR65;
reg reset; reg [2:0] VAR81;
reg [2:0] VAR56; reg [VAR4-1:0] VAR5; reg [VAR4-1:0] VAR71; wire VAR49;
reg [2:0] VAR37;
wire VAR85;
wire VAR41;
wire VAR84;
wire VAR75;
reg [VAR45-1:0] VAR46;
wire VAR53;
wire VAR17;
wire VAR38;
reg [1:0] VAR16;
reg [1:0] VAR55;
wire VAR73;
wire VAR6;
reg [3:0] VAR10;
reg [3:0] VAR18;
reg VAR68; reg VAR27;
wire VAR12;
reg VAR80;
reg VAR69;
reg VAR60;
reg VAR52;
wire [3:0] VAR26;
wire [3:0] VAR72;
reg VAR34; reg VAR35; reg VAR28;
reg VAR36;
assign VAR72 = VAR22 ?
((VAR20 == "VAR24") ? (VAR4-1) : VAR30) :
(VAR4-1);
always @(VAR72 or VAR5) VAR34 = VAR5[VAR72];
always @(VAR72 or VAR71) VAR35 = VAR71[VAR72];
always @(posedge clk)
begin
if (VAR41)
begin
end
else
begin
end
end
assign VAR26 = (VAR20 == "VAR24") ?
(VAR4-2) : VAR30 - 1;
always @(VAR26 or VAR5) VAR80 = VAR5[VAR26];
always @(VAR26 or VAR71) VAR69 = VAR71[VAR26];
always @(posedge clk) begin
if (reset | (VAR2))
begin
end
else
begin
end
end
assign VAR12 = ((VAR52 & VAR60)
| (VAR52 ? VAR28 : VAR36));
assign VAR49 = (VAR60 | VAR52) & ~VAR41;
assign VAR38 = VAR52;
reg VAR59; always @(posedge clk)
assign VAR47[0] = VAR76;
assign VAR47[1] = VAR65;
assign VAR47[2] = VAR22;
assign VAR47[3] = VAR8;
assign VAR47[4] = VAR49;
assign VAR47[5] = VAR85;
assign VAR47[6] = VAR41;
assign VAR47[7] = VAR84;
assign VAR47[8] = VAR75;
assign VAR47[9] = VAR53;
assign VAR47[10] = VAR17;
assign VAR47[11] = VAR50;
assign VAR47[12] = VAR61;
assign VAR47[13] = VAR13;
assign VAR47[14] = VAR86;
assign VAR47[15] = VAR79;
assign VAR47[16] = VAR73;
assign VAR47[17] = VAR51;
assign VAR47[18] = VAR59;
assign VAR47[19] = VAR12;
assign VAR47[20] = VAR28;
assign VAR47[21] = VAR36;
assign VAR47[23:22] = 'b0; assign VAR47[29:24] = {1'b0, VAR83}; assign VAR47[33:30] = {1'b0, VAR81}; assign VAR47[37:34] = {1'b0, VAR56}; assign VAR47[53:38] = VAR71; assign VAR47[69:54] = VAR5; assign VAR47[73:70] = VAR10;
assign VAR47[81:74] = {{8-VAR45{1'b0}}, VAR46}; assign VAR47[83:82] = VAR16;
assign VAR47[85:84] = VAR55;
assign VAR47[87:86] = VAR33;
assign VAR47[99:88] = 'b0;
generate
begin: VAR1
if(VAR87 == 0)
begin
assign VAR73 = VAR51;
end
else if(VAR87 == 1)
begin
reg [VAR87-1:0] VAR31;
always @(posedge clk)
end
assign VAR73 = VAR31[VAR87-1];
end
else
begin
reg [VAR87-1:0] VAR31;
always @(posedge clk)
end
assign VAR73 = VAR31[VAR87-1];
end
end
endgenerate
always @(posedge clk)
assign VAR65 = VAR38;
assign VAR13 = VAR50 & VAR76 & (VAR65 ~^ VAR83[4]);
always @(posedge clk)
begin
if (reset)
begin
end
else
begin
end
end
assign VAR86 = (VAR76 & ~VAR22 & ~VAR50) | VAR7 | VAR21;
assign VAR79 = (VAR65 ^ VAR61) | VAR7;
assign VAR6 = VAR62 & ~VAR58;
assign VAR14 = (VAR76 & VAR22 & VAR6 & ~VAR12) | VAR77 | VAR70;
assign VAR39 = (~VAR79 | VAR77) & ~VAR70;
always @(posedge clk) begin
if (reset)
begin
end
else
begin
end
end
always @(posedge clk)
begin
if (rst)
begin
end
else if(VAR66)
begin
end
else
begin
if(VAR86)
begin
end
end
end
end
assign VAR44 = VAR83;
always @(posedge clk or posedge rst)
localparam VAR15 = 3'h0;
localparam VAR42 = 3'h1;
localparam VAR9 = 3'h2;
localparam VAR40 = 3'h3;
localparam VAR67 = 3'h4;
always @(posedge clk)
always @(VAR81 or VAR8 or VAR32 or VAR37[2] or VAR68)
begin
VAR56 = VAR15; VAR66 = 1'b0;
case (VAR81)
VAR15 : begin if(VAR8)
begin
VAR56 = VAR42;
VAR66 = 1'b1;
end
end
VAR42 : begin if(~VAR32) VAR56 = VAR9;
end
else VAR56 = VAR42;
end
VAR9 : begin if(VAR37[2]) VAR56 = VAR40;
end
else VAR56 = VAR9;
end
VAR40 : begin VAR56 = VAR67;
end
VAR67 : begin if(VAR68) VAR56 = VAR42;
end
else VAR56 = VAR67;
end
endcase
end
assign VAR85 = (VAR81 == VAR9) & VAR73 & ~VAR49;
assign VAR41 = reset | (VAR81 == VAR42);
assign VAR84 = VAR85;
assign VAR75 = (VAR81 == VAR40);
assign VAR53 = VAR38 ~^ VAR46[0];
assign VAR17 = VAR75 & ~VAR46[VAR45-1] & ~VAR50;
always @(posedge clk)
assign VAR22 = VAR46[VAR45-1] | VAR32;
assign VAR19 = VAR22;
always @(posedge clk)
begin
if (reset)
begin
end
else
begin
end
end
assign VAR54 = VAR5 + {{VAR4-2{1'b0}}, VAR16};
always @(posedge clk)
assign VAR3 = VAR71 + {{VAR4-2{1'b0}}, VAR55};
always @(posedge clk)
always @(posedge clk)
VAR37[0] & VAR49, VAR49};
localparam VAR74 = 4'd0;
localparam VAR43 = 4'd10;
always @(posedge clk)
begin
if (reset)
begin
end
else
begin
end
end
always @(VAR10 or VAR76)
begin
VAR18 = VAR10 + 1; VAR27 = 1'b0;
case (VAR10)
VAR74 : begin if(~VAR76) VAR18 = VAR74;
end
VAR43 : begin VAR18 = VAR74;
VAR27 = 1'b1;
end
endcase
end
endmodule
|
mit
|
EliasVansteenkiste/ConnectionRouter
|
vtr_flow/benchmarks/arithmetic/generated_circuits/multless_consts/verilog/mult_039.v
| 1,561 |
module MODULE2 (
VAR12,
VAR9
);
input [31:0] VAR12;
output [31:0]
VAR9;
wire [31:0]
VAR13,
VAR2,
VAR3,
VAR7,
VAR1,
VAR8,
VAR5,
VAR4,
VAR15,
VAR14;
assign VAR13 = VAR12;
assign VAR4 = VAR3 << 4;
assign VAR15 = VAR5 - VAR4;
assign VAR5 = VAR1 - VAR8;
assign VAR1 = VAR7 - VAR3;
assign VAR7 = VAR3 << 11;
assign VAR14 = VAR15 << 1;
assign VAR8 = VAR13 << 5;
assign VAR3 = VAR2 - VAR13;
assign VAR2 = VAR13 << 3;
assign VAR9 = VAR14;
endmodule
module MODULE1(
VAR12,
VAR9,
clk
);
input [31:0] VAR12;
output [31:0] VAR9;
reg [31:0] VAR9;
input clk;
reg [31:0] VAR10;
wire [30:0] VAR11;
always @(posedge clk) begin
VAR10 <= VAR12;
VAR9 <= VAR11;
end
MODULE2 MODULE1(
.VAR12(VAR10),
.VAR9(VAR11)
);
endmodule
|
mit
|
alexforencich/xfcp
|
lib/eth/rtl/ssio_ddr_out_diff.v
| 3,186 |
module MODULE1 #
(
parameter VAR5 = "VAR3",
parameter VAR20 = "VAR25",
parameter VAR18 = "VAR9",
parameter VAR21 = 1
)
(
input wire clk,
input wire VAR28,
input wire [VAR21-1:0] VAR16,
input wire [VAR21-1:0] VAR33,
output wire VAR30,
output wire VAR13,
output wire [VAR21-1:0] VAR23,
output wire [VAR21-1:0] VAR17
);
wire VAR14;
wire [VAR21-1:0] VAR26;
VAR12 #(
.VAR5(VAR5),
.VAR20(VAR20),
.VAR18(VAR18),
.VAR21(VAR21)
)
VAR29(
.clk(clk),
.VAR28(VAR28),
.VAR16(VAR16),
.VAR33(VAR33),
.VAR14(VAR14),
.VAR26(VAR26)
);
genvar VAR8;
generate
if (VAR5 == "VAR10") begin
VAR7
VAR4 (
.VAR31(VAR14),
.VAR27(VAR30),
.VAR19(VAR13)
);
for (VAR8 = 0; VAR8 < VAR21; VAR8 = VAR8 + 1) begin
VAR7
VAR32 (
.VAR31(VAR26[VAR8]),
.VAR27(VAR23[VAR8]),
.VAR19(VAR17[VAR8])
);
end
end else if (VAR5 == "VAR24") begin
VAR22
VAR6 (
.VAR2(VAR14),
.VAR15(VAR30),
.VAR1(VAR13)
);
for (VAR8 = 0; VAR8 < VAR21; VAR8 = VAR8 + 1) begin
VAR22
VAR11 (
.VAR2(VAR26[VAR8]),
.VAR15(VAR23[VAR8]),
.VAR1(VAR17[VAR8])
);
end
end else begin
assign VAR30 = VAR14;
assign VAR13 = ~VAR14;
assign VAR23 = VAR26;
assign VAR17 = ~VAR26;
end
endgenerate
endmodule
|
mit
|
mlab/pvs
|
hdl_harness/light_up.v
| 2,496 |
module MODULE1
(
clk,
VAR2,
counter,
VAR7,
VAR18,
VAR20
);
input clk;
input[7:0] VAR2;
input[31:0] counter;
output VAR7;
output VAR18;
output VAR20;
parameter VAR17 = 32'd750; parameter VAR4 = 32'd1800; parameter VAR5 = 8'd4; parameter VAR3 = 8'd6;
reg VAR16;
reg VAR15;
reg[31:0] VAR9;
wire[31:0] VAR14;
wire VAR6;
wire VAR19;
wire VAR8;
assign VAR6 = (VAR2 == VAR5 || VAR2 == VAR3);
assign VAR14 = counter - VAR9;
assign VAR19 = VAR14 <= VAR17;
assign VAR8 = VAR14 >= VAR4;
always @(posedge clk) begin
if (VAR6) begin
VAR15 <= VAR19;
VAR16 <= VAR8;
VAR9 <= counter;
end
end
VAR11 VAR12
(
.clk(clk),
.VAR10(VAR15),
.VAR13(VAR7)
);
VAR11 VAR1
(
.clk(clk),
.VAR10(VAR16),
.VAR13(VAR18)
);
assign VAR20 = !VAR15 && !VAR16;
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
models/udp_dff_p/sky130_fd_sc_ms__udp_dff_p.blackbox.v
| 1,202 |
module MODULE1 (
VAR3 ,
VAR1 ,
VAR2
);
output VAR3 ;
input VAR1 ;
input VAR2;
endmodule
|
apache-2.0
|
sirchuckalot/zet-ng
|
rtl/zet_front_prefetch_wb.v
| 5,219 |
module MODULE1 (
input VAR24,
input VAR8,
input [15:0] VAR4,
output [19:1] VAR23,
output [ 1:0] VAR22,
output VAR11,
output VAR3,
input VAR10,
input VAR6,
input VAR2,
input [15:0] VAR9,
input [15:0] VAR20,
output reg [15:0] VAR21,
output reg [15:0] VAR5,
output reg [15:0] VAR7,
output reg VAR19,
input VAR17
);
wire VAR15;
wire VAR18;
wire VAR13;
reg VAR12;
reg VAR16;
reg [15:0] VAR14;
reg [15:0] VAR1;
assign VAR15 = VAR8 || VAR6 || VAR2;
assign VAR18 = VAR17;
assign VAR23 = (VAR14 << 4) + VAR1;
assign VAR22 = 2'b11;
assign VAR11 = (!VAR15 & !VAR18) || VAR16;
assign VAR3 = (!VAR15 & !VAR18) || VAR16;
assign VAR13 = VAR11 & VAR3 & VAR10;
always @(posedge VAR24)
if (VAR8) VAR16 <= 1'b0;
else VAR16 <= !VAR15 & !VAR18 ? 1'b1
: VAR13 ? 1'b0
: VAR16;
always @(posedge VAR24)
if (VAR8) VAR12 <= 1'b0;
else VAR12 <= VAR15 ? 1'b0
: VAR13 ? 1'b1
: VAR12;
always @(posedge VAR24)
if (VAR8) begin
VAR14 <= 16'hf000;
VAR1 <= 16'hfff0;
end
else begin
if (VAR6) begin
VAR14 <= VAR9;
VAR1 <= VAR20;
end
else if (VAR2) begin
VAR14 <= VAR9;
VAR1 <= VAR20;
end
else if (!VAR18 & VAR16 & VAR12 & VAR13)
VAR1 <= VAR1 + 1;
end
always @(posedge VAR24)
if (VAR8) begin
VAR7 <= 16'b0;
VAR21 <= 16'b0;
VAR5 <= 16'b0;
end
else if (VAR16 & VAR12 & VAR13) begin
VAR7 <= VAR4;
VAR21 <= VAR14;
VAR5 <= VAR1;
end
always @(posedge VAR24)
if (VAR8) VAR19 <= 1'b0;
else VAR19 <= !VAR15 & !VAR18 & VAR16 & VAR12 & VAR13;
endmodule
|
gpl-3.0
|
Canaan-Creative/MM
|
verilog/superkdf9/components/uart_core/txmitt.v
| 19,154 |
module MODULE1 #(parameter VAR12 = 8,
parameter VAR44 = 0)
(
reset, clk,
VAR31, VAR23, VAR18, VAR19, VAR24,
VAR35,
VAR28,
VAR37,
VAR41,
VAR3, VAR11,
VAR8,
VAR4,
VAR25,
VAR34);
input reset ;
input clk ;
input [VAR12-1 :0] VAR31;
input VAR23 ;
input [1:0] VAR19;
input [1:0] VAR24;
input VAR35;
input VAR28 ;
input VAR37;
input VAR41 ;
input VAR8;
input VAR4;
output VAR25;
output VAR3;
output VAR11;
output VAR18;
input [15:0] VAR34;
reg VAR36;
reg [VAR12-1 :0] VAR20;
reg VAR7;
reg VAR16;
reg VAR43;
reg VAR42;
reg VAR29;
reg VAR9;
reg VAR38;
reg VAR13; reg VAR5; reg VAR22;
reg VAR17;
reg [2:0] VAR14;
reg [3:0] VAR10;
reg VAR26;
reg VAR6;
reg VAR33;
parameter VAR21 = 3'b000;
parameter VAR2 = 3'b001;
parameter VAR15 = 3'b010;
parameter VAR30 = 3'b011;
parameter VAR39 = 3'b100;
parameter VAR40 = 3'b101;
parameter VAR1 = 3'b110;
reg [2:0] VAR27;
reg [15:0] counter;
wire [15:0] VAR32;
assign VAR32 = VAR34/2;
generate
if (VAR44 == 1)
always @(posedge clk or posedge reset)
if (reset)
VAR6 <= 1'b0;
else
VAR6 <= VAR26;
assign VAR25 = VAR26 & ~VAR6;
endgenerate
generate
begin
if (VAR44 == 1)
begin
always @(posedge clk or posedge reset) begin
if (reset)
VAR26 <= 1'b0;
end
else begin
if ((VAR27 == VAR21) && (!VAR8) && !VAR26)
VAR26 <= 1'b1;
end
else if (VAR27 == VAR2)
VAR26 <= 1'b0;
end
end
always @(posedge clk or posedge reset) begin
if (reset) begin
VAR14 <= 0;
VAR20 <= 0;
VAR36 <= 1'b1;
VAR7 <= 1'b1;
VAR27 <= VAR21;
VAR33 <= 1'b0;
counter <= 16'b0000000000000000;end
else begin
case (VAR27)
VAR21:
if (VAR6)
VAR27 <= VAR1;
VAR1: begin
if (VAR33)
VAR33 <= 1'b0;
if ( ~|counter)
counter <= VAR34;
end
else begin
if (counter == 16'b0000000000000001) begin
counter <= 0;
VAR27 <= VAR2;
VAR7 <= ~VAR28; VAR14 <= 0;
VAR20 <= VAR31;
end
else
counter <= counter - 1'b1;
end
VAR36 <= 1'b0;
end
VAR2: begin
VAR36 <= VAR20[0];
if ( ~|counter)
counter <= VAR34;
end
else begin
if (counter == 16'b0000000000000001) begin
VAR7 <= VAR7 ^ VAR20[0];
counter <= 0;
VAR20 <= {1'b0, VAR20[7:1]}; VAR14 <= VAR14 + 1;
if ((VAR19==2'b00 && VAR14==3'h4) ||
(VAR19==2'b01 && VAR14==3'h5) ||
(VAR19==2'b10 && VAR14==3'h6) ||
(VAR19==2'b11 && VAR14==3'h7))
VAR27 <= (VAR35) ? VAR15 : VAR30;
end
else
counter <= counter - 1'b1;
end
end
VAR15: begin
if ( ~|counter)
counter <= VAR34;
end
else begin
if (counter == 16'b0000000000000001) begin
counter <= 0;
VAR27 <= VAR30;
end
else
counter <= counter - 1'b1;
end
VAR36 <= (VAR37) ? (~VAR28) : VAR7;
end
VAR30: begin
if ( ~|counter)
counter <= VAR34;
end
else begin
if (counter == 16'b0000000000000001) begin
counter <= 0;
if (VAR8)
VAR33 <= 1'b1;
if (VAR24 == 2'b00) VAR27 <= VAR21;
end
else if (VAR24 == 2'b01) VAR27 <= VAR40;
end
else
VAR27 <= VAR39; end
else
counter <= counter - 1'b1;
end
VAR36 <= 1'b1;
end
VAR39: begin
if ( ~|counter)
counter <= VAR34;
end
else begin
if (counter == 16'b0000000000000001) begin
counter <= 0;
VAR27 <= VAR21;
end
else
counter <= counter - 1'b1;
end
VAR36 <= 1'b1;
end
VAR40: begin
if ( ~|counter)
counter <= VAR32;
end
else begin
if (counter == 16'b0000000000000001) begin
counter <= 0;
VAR27 <= VAR21;
end
else
counter <= counter - 1'b1;
end
VAR36 <= 1'b1;
end
default: VAR27 <= VAR21;
endcase
end
end
end
else
begin
always @(posedge clk or posedge reset) begin
if (reset) begin
VAR14 <= 0;
VAR20 <= 0;
VAR36 <= 1'b1;
VAR7 <= 1'b1;
VAR27 <= VAR21;
counter <= 16'b0000000000000000; end
else begin
case (VAR27)
VAR21:
if (!VAR16)
VAR27 <= VAR1;
VAR1: begin
if ( ~|counter)
counter <= VAR34;
end
else begin
if (counter == 16'b0000000000000001) begin
counter <= 0;
VAR27 <= VAR2;
VAR7 <= ~VAR28; VAR14 <= 0;
VAR20 <= VAR31;
end
else
counter <= counter - 1'b1;
end
VAR36 <= 1'b0;
end
VAR2: begin
VAR36 <= VAR20[0];
if ( ~|counter)
counter <= VAR34;
end
else begin
if (counter == 16'b0000000000000001) begin
VAR7 <= VAR7 ^ VAR20[0];
counter <= 0;
VAR20 <= {1'b0, VAR20[7:1]}; VAR14 <= VAR14 + 1;
if ((VAR19==2'b00 && VAR14==3'h4) ||
(VAR19==2'b01 && VAR14==3'h5) ||
(VAR19==2'b10 && VAR14==3'h6) ||
(VAR19==2'b11 && VAR14==3'h7))
VAR27 <= (VAR35) ? VAR15 : VAR30;
end
else
counter <= counter - 1'b1;
end
end
VAR15:begin
if ( ~|counter)
counter <= VAR34;
end
else begin
if (counter == 16'b0000000000000001) begin
counter <= 0;
VAR27 <= VAR30;
end
else
counter <= counter - 1'b1;
end
VAR36 <= (VAR37) ? (~VAR28) : VAR7;
end
VAR30: begin
if ( ~|counter)
counter <= VAR34;
end
else begin
if (counter == 16'b0000000000000001) begin
counter <= 0;
if (VAR24 == 2'b00) VAR27 <= VAR21;
end
else if (VAR24 == 2'b01) VAR27 <= VAR40;
end
else
VAR27 <= VAR39; end
else
counter <= counter - 1'b1;
end
VAR36 <= 1'b1;
end
VAR39: begin
if ( ~|counter)
counter <= VAR34;
end
else begin
if (counter == 16'b0000000000000001) begin
counter <= 0;
VAR27 <= VAR21;
end
else
counter <= counter - 1'b1;
end
VAR36 <= 1'b1;
end
VAR40:begin
if ( ~|counter)
counter <= VAR32;
end
else begin
if (counter == 16'b0000000000000001) begin
counter <= 0;
VAR27 <= VAR21;
end
else
counter <= counter - 1'b1;
end
VAR36 <= 1'b1;
end
default: VAR27 <= VAR21;
endcase
end
end
end
end
endgenerate
generate
begin
if (VAR44 == 1)
begin
always @(posedge clk or posedge reset) begin
if (reset)
VAR43 <= 1'b1;
end
else if (VAR38 == 1'b0 && VAR5 == 1'b1 && VAR33)
end
VAR43 <= 1'b1; else if (VAR9 == 1'b1 && VAR13 == 1'b0)
VAR43 <= 1'b0; end
end
else
begin
always @(posedge clk or posedge reset) begin
if (reset)
VAR43 <= 1'b1;
end
else if (VAR38 == 1'b0 && VAR5 == 1'b1)
end
VAR43 <= 1'b1; else if (VAR9 == 1'b1 && VAR13 == 1'b0)
VAR43 <= 1'b0; end
end
end
endgenerate
generate
if (VAR44 == 1)
begin
always @(posedge clk or posedge reset) begin
if (reset)
VAR42 <= 1'b1;
end
else if (VAR23)
end
VAR42 <= 1'b0; else if (VAR8 && VAR9 && !VAR13) VAR42 <= 1'b1;
end
end
else
begin
always @(posedge clk or posedge reset) begin
if (reset)
VAR42 <= 1'b1;
end
else if (VAR23)
end
VAR42 <= 1'b0; else if (VAR9 && !VAR13) VAR42 <= 1'b1;
end
end
endgenerate
generate
if (VAR44 == 1)
begin
always @(posedge clk or posedge reset) begin
if (reset)
VAR16 <= 1'b1;
end
else VAR16 <= ~VAR4;
end
end
else
begin
always @(posedge clk or posedge reset) begin
if (reset)
VAR16 <= 1'b1;
end
else if (VAR23)
end
VAR16 <= 1'b0; else if (VAR9 && !VAR13) VAR16 <= 1'b1;
end
end
endgenerate
always @(posedge clk or posedge reset) begin
if (reset) begin
VAR13 <= 1'b0;
VAR5 <= 1'b0;
end
else begin
VAR13 <= VAR9;
VAR5 <= VAR38;
end
end
always @(posedge clk or posedge reset) begin
if (reset)
VAR9 <= 1'b0;
end
else if (VAR27 == VAR2)
VAR9 <= 1'b1;
else
VAR9 <= 1'b0;
end
always @(posedge clk or posedge reset) begin
if (reset)
VAR38 <= 1'b0;
end
else if (VAR27 == VAR30)
VAR38 <= 1'b1;
else
VAR38 <= 1'b0;
end
assign VAR3 = VAR16;
assign VAR11 =((VAR42==1'b1) && (VAR43==1'b1)) ? 1'b1 : 1'b0;
assign VAR18 = (VAR41==1'b1) ? 1'b0 : VAR36;
endmodule
|
unlicense
|
alan4186/ParCNN
|
Hardware/v/shifting_window.v
| 2,902 |
module MODULE1(
input VAR21,
input reset,
input VAR25, input VAR6, input [VAR23:0] VAR15,
output [VAR9:0] VAR19
);
wire [VAR23:0] VAR3 [VAR12:0][VAR24:0];
genvar VAR22;
genvar VAR14;
generate
for(VAR14=1;VAR14 < VAR20; VAR14=VAR14+1) begin : VAR17
for(VAR22=0; VAR22 < VAR11; VAR22=VAR22+1) begin : VAR5
MODULE2 MODULE3(
.VAR21(VAR21),
.reset(reset),
.VAR16(VAR25),
.in(VAR3[VAR22][VAR14-1]), .out(VAR3[VAR22][VAR14])
);
end
end
endgenerate
genvar VAR8;
generate
for (VAR8 = 1; VAR8 < VAR11; VAR8=VAR8+1) begin : VAR10
MODULE2 MODULE2(
.VAR21(VAR21),
.reset(reset),
.VAR16(VAR6),
.in(VAR3[VAR8-1][0]), .out(VAR3[VAR8][0])
);
end
endgenerate
MODULE2 MODULE1(
.VAR21(VAR21),
.reset(reset),
.VAR16(VAR6),
.in(VAR15), .out(VAR3[0][0])
);
genvar VAR26;
genvar VAR7;
generate
for (VAR26=0; VAR26 < VAR20; VAR26=VAR26+1) begin : VAR1
for (VAR7=0; VAR7 < VAR11; VAR7=VAR7+1) begin : VAR18
assign VAR19[
(VAR13*VAR7)+(VAR11*VAR13*VAR26) +VAR23:
(VAR13*VAR7)+(VAR11*VAR13*VAR26)
] = VAR3[VAR7][VAR26];
end end endgenerate
endmodule
module MODULE2(
input VAR21,
input reset,
input VAR16,
input [VAR23:0] in,
output reg [VAR23:0] out
);
always@(posedge VAR21 or negedge reset) begin
if(reset == 1'b0)
out <= VAR13'd0;
end
else if(VAR16)
out <= in;
else
out <= out;
end endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/sedfxtp/sky130_fd_sc_hs__sedfxtp.pp.symbol.v
| 1,460 |
module MODULE1 (
input VAR7 ,
output VAR1 ,
input VAR4 ,
input VAR3 ,
input VAR8 ,
input VAR2 ,
input VAR6,
input VAR5
);
endmodule
|
apache-2.0
|
litex-hub/pythondata-cpu-blackparrot
|
pythondata_cpu_blackparrot/system_verilog/black-parrot/bp_common/syn/v/bsg_mem_1rw_sync_mask_write_byte.v
| 4,001 |
if (VAR7 == VAR34 && VAR2 == VAR20) \
begin: VAR23 \
VAR19 \
VAR36 \
(.VAR5 (VAR5) \
,.VAR28 (VAR28) \
,.VAR8 (VAR8) \
,.VAR4 (VAR4) \
,.VAR31 (VAR31) \
,.VAR15 (VAR15) \
,.VAR12 (VAR12) \
,.VAR13 (VAR13) \
); \
end: VAR23
if (VAR7 == VAR34 && VAR2 == VAR20) begin: VAR23 \
VAR16 #( \
.VAR2(VAR2) \
,.VAR7(VAR7) \
,.VAR30(VAR30) \
,.VAR11(VAR10) \
,.VAR3(VAR6) \
) VAR1 ( \
.VAR5(VAR5) \
,.VAR28(VAR28) \
,.VAR8(VAR8) \
,.VAR4(VAR4) \
,.VAR31(VAR31) \
,.VAR15(VAR15) \
,.VAR12(VAR12) \
,.VAR13(VAR13) \
); \
end: VAR23
module MODULE1 #( parameter VAR32(VAR7 )
, parameter VAR32(VAR2 )
, parameter VAR17 = VAR26(VAR7)
, parameter VAR14 = VAR2>>3
, parameter VAR30 = 0
)
( input VAR5
, input VAR28
, input VAR8
, input VAR4
, input [VAR17-1:0] VAR31
, input [VAR2-1:0] VAR15
, input [VAR14-1:0] VAR12
, output logic [VAR2-1:0] VAR13
);
wire VAR25 = VAR28;
begin : VAR33
VAR22 #(.VAR2(VAR2), .VAR7(VAR7), .VAR30(VAR30))
VAR39
(.*);
end
VAR18
begin
assert (VAR2 % 8 == 0)
end
else ("VAR21 VAR35 VAR24 VAR37 VAR29 VAR38 VAR9 8 for byte VAR27");
end
begin
|
bsd-3-clause
|
shkkgs/DE4-multicore-network-processor-with-multiple-hardware-monitors-
|
DE4_network_processor_4cores_6monitors_release/projects/DE4_Reference_Router_with_DMA/synth/windows/master_0/altera_avalon_st_bytes_to_packets/altera_avalon_st_bytes_to_packets.v
| 7,502 |
module MODULE1
parameter VAR3 = 0 )
(
input clk,
input VAR19,
input VAR6,
output reg VAR11,
output reg [7: 0] VAR7,
output reg [VAR1-1: 0] VAR13,
output reg VAR2,
output reg VAR10,
output reg VAR15,
input VAR8,
input [7: 0] VAR16
);
reg VAR17, VAR21, VAR14;
wire VAR4, VAR18, VAR12, VAR9, VAR20;
wire [7:0] VAR5;
assign VAR18 = (VAR16 == 8'h7a);
assign VAR12 = (VAR16 == 8'h7b);
assign VAR9 = (VAR16 == 8'h7c);
assign VAR4 = (VAR16 == 8'h7d);
assign VAR5 = VAR17 ? (VAR16 ^ 8'h20) : VAR16;
generate
if (VAR1 == 0) begin
always @(posedge clk or negedge VAR19) begin
if (!VAR19) begin
VAR17 <= 0;
VAR2 <= 0;
VAR10 <= 0;
end else begin
if (VAR8 & VAR15) begin
if (VAR17) begin
if (VAR6) VAR17 <= 0;
end else begin
if (VAR4) VAR17 <= 1;
if (VAR18) VAR2 <= 1;
if (VAR12) VAR10 <= 1;
end
if (VAR6 & VAR11) begin
VAR2 <= 0;
VAR10 <= 0;
end
end
end
end
always @* begin
VAR15 = VAR6;
VAR11 = 0;
if ((VAR6 | ~VAR11) && VAR8) begin
VAR11 = 1;
if (VAR18 | VAR12 | VAR4 | VAR9) VAR11 = 0;
end
VAR7 = VAR5;
end
end else begin
assign VAR20 = VAR16[7];
always @(posedge clk or negedge VAR19) begin
if (!VAR19) begin
VAR17 <= 0;
VAR21 <= 0;
VAR14 <= 0;
VAR2 <= 0;
VAR10 <= 0;
end else begin
if (VAR8 & VAR15) begin
if (VAR17) begin
if (VAR6 | VAR21 | VAR14) VAR17 <= 0;
end else begin
if (VAR4) VAR17 <= 1;
if (VAR18) VAR2 <= 1;
if (VAR12) VAR10 <= 1;
if (VAR9 & VAR3 ) VAR14 <= 1;
if (VAR9 & ~VAR3) VAR21 <= 1;
end
if (VAR21 & (VAR17 | (~VAR18 & ~VAR12 & ~VAR4 & ~VAR9 ))) begin
VAR21 <= 0;
end
if (VAR14 & ~VAR20 & (VAR17 | (~VAR18 & ~VAR12 & ~VAR4 & ~VAR9))) begin
VAR14 <= 0;
end
if (VAR6 & VAR11) begin
VAR2 <= 0;
VAR10 <= 0;
end
end
end
end
always @* begin
VAR15 = VAR6;
VAR11 = 0;
if ((VAR6 | ~VAR11) && VAR8) begin
VAR11 = 1;
if (VAR17) begin
if (VAR21 | VAR14) VAR11 = 0;
end else begin
if (VAR18 | VAR12 | VAR4 | VAR9 | VAR21 | VAR14) VAR11 = 0;
end
end
VAR7 = VAR5;
end
end
endgenerate
generate
if (VAR1 == 0) begin
always @(posedge clk) begin
VAR13 <= 'h0;
end
end else if (VAR1 < 8) begin
always @(posedge clk or negedge VAR19) begin
if (!VAR19) begin
VAR13 <= 'h0;
end else begin
if (VAR15 & VAR8) begin
if ((VAR9 & VAR3) & (~VAR17 & ~VAR18 & ~VAR12 & ~VAR4 )) begin
VAR13 <= 'h0;
end else if (VAR14 & (VAR17 | (~VAR18 & ~VAR12 & ~VAR4 & ~VAR9 & ~VAR21))) begin
VAR13[VAR1-1:0] <= VAR5[VAR1-1:0];
end
end
end
end
end else begin
always @(posedge clk or negedge VAR19) begin
if (!VAR19) begin
VAR13 <= 'h0;
end else begin
if (VAR15 & VAR8) begin
if (VAR21 & (VAR17 | (~VAR18 & ~VAR12 & ~VAR4 & ~VAR9))) begin
VAR13 <= VAR5;
end else if ((VAR9 & VAR3) & (~VAR17 & ~VAR18 & ~VAR12 & ~VAR4 )) begin
VAR13 <= 'h0;
end else if (VAR14 & (VAR17 | (~VAR18 & ~VAR12 & ~VAR4 & ~VAR9 & ~VAR21))) begin
VAR13 <= VAR13 <<7;
VAR13[6:0] <= VAR5[6:0];
end
end
end
end
end
endgenerate
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
models/udp_dlatch_pr/sky130_fd_sc_ls__udp_dlatch_pr.symbol.v
| 1,360 |
module MODULE1 (
input VAR2 ,
output VAR3 ,
input VAR4,
input VAR1
);
endmodule
|
apache-2.0
|
borti4938/sd2snes
|
verilog/sd2snes_sa1/rtc.v
| 10,743 |
module MODULE1 (
input VAR33,
input VAR23,
input [55:0] VAR37,
input VAR30,
input [59:0] VAR46,
output [59:0] VAR21
);
reg [59:0] VAR22;
reg [59:0] VAR17;
reg [1:0] VAR8;
always @(posedge VAR33) VAR8 <= {VAR8[0], VAR23};
wire VAR14 = (VAR8[1:0] == 2'b01);
reg [2:0] VAR9;
always @(posedge VAR33) VAR9 <= {VAR9[1:0], VAR30};
wire VAR15 = (VAR9[2:1] == 2'b01);
reg [31:0] VAR24;
always @(posedge VAR33) begin
VAR24 <= VAR24 + 1;
if((VAR24 == 24000000) || VAR14) VAR24 <= 0;
end
assign VAR21 = VAR17;
reg [21:0] VAR10;
reg VAR5;
reg [3:0] VAR43[11:0];
reg [3:0] VAR11[11:0];
reg [3:0] VAR35;
reg [1:0] VAR38;
reg [4:0] VAR39;
reg [3:0] VAR4;
reg [13:0] VAR19;
reg [6:0] VAR47;
reg [6:0] VAR32;
reg [15:0] VAR27;
parameter [21:0]
VAR29 = 22'b0000000000000000000001,
VAR1 = 22'b0000000000000000000010,
VAR13 = 22'b0000000000000000000100,
VAR25 = 22'b0000000000000000001000,
VAR45 = 22'b0000000000000000010000,
VAR42 = 22'b0000000000000000100000,
VAR18 = 22'b0000000000000001000000,
VAR12 = 22'b0000000000000010000000,
VAR36 = 22'b0000000000000100000000,
VAR41 = 22'b0000000000001000000000,
VAR3 = 22'b0000000000010000000000,
VAR40 = 22'b0000000000100000000000,
VAR7 = 22'b0000000001000000000000,
VAR2 = 22'b0000000010000000000000,
VAR28 = 22'b0000000100000000000000,
VAR44 = 22'b0000001000000000000000,
VAR26 = 22'b0000010000000000000000,
VAR20 = 22'b0000100000000000000000,
VAR6 = 22'b0001000000000000000000,
VAR16 = 22'b0010000000000000000000,
VAR31 = 22'b0100000000000000000000,
VAR34 = 22'b1000000000000000000000;
|
gpl-2.0
|
P3Stor/P3Stor
|
DDR3/ip_top/iodelay_ctrl.v
| 7,589 |
module MODULE1 #
(
parameter VAR17 = 100, parameter VAR16 = "VAR26", parameter VAR14 = "VAR7", parameter VAR28 = 1 )
(
input VAR32,
input VAR2,
input VAR27,
input VAR23,
output VAR34
);
localparam VAR11 = 15;
wire VAR25;
wire VAR1;
wire VAR15;
reg [VAR11-1:0] VAR21 ;
wire VAR37;
wire VAR30;
assign VAR30 = VAR28 ? ~VAR23: VAR23;
generate
if (VAR14 == "VAR7") begin: VAR18
VAR4 #
(
.VAR8 ("VAR3"),
.VAR19 ("VAR24")
)
VAR12
(
.VAR29 (VAR32),
.VAR5 (VAR2),
.VAR10 (VAR1)
);
end else if (VAR14 == "VAR20") begin : VAR31
assign VAR1 = VAR27;
end
endgenerate
VAR22 VAR33
(
.VAR10 (VAR25),
.VAR29 (VAR1)
);
assign VAR37 = VAR30;
always @(posedge VAR25 or posedge VAR37)
if (VAR37)
end
else
assign VAR15 = VAR21[VAR11-1];
VAR36 VAR9
(
.VAR35 (VAR34),
.VAR6 (VAR25),
.VAR13 (VAR15)
);
endmodule
|
gpl-2.0
|
hoglet67/CoPro6502
|
src/amber23/a23_barrel_shift_fpga.v
| 10,836 |
module MODULE1 (
input [31:0] VAR24,
input VAR29,
input [7:0] VAR31, input VAR25, input [1:0] VAR3,
output [31:0] VAR8,
output VAR10
);
wire [31:0] VAR13;
wire [1:0] VAR39; wire [1:0] VAR35; wire [1:0] VAR15; wire [1:0] VAR21;
reg [32:0] VAR4; reg [32:0] VAR32; reg [15:0] VAR5;
reg [4:0] VAR16;
reg [2:0] VAR22; reg [2:0] VAR23; reg [3:0] VAR1;
reg VAR18; reg VAR2; reg VAR36; reg VAR33; reg VAR26;
wire [31:0] VAR34; wire [31:0] VAR14;
always @*
begin
VAR36 = VAR31 == 32;
VAR2 = |VAR31[7:5];
VAR18 = |VAR31[7:0];
VAR16 = VAR31[4:0];
if (VAR25) begin
if (VAR3 == VAR30 || VAR3 == VAR9) begin
VAR18 = 1'b1;
VAR2 = 1'b1;
end else if (VAR3 == VAR19) begin
VAR16[0] = 1'b1;
VAR18 = 1'b1;
end
end
case (VAR3)
VAR11: VAR1 = VAR16[3:0];
VAR30: VAR1 = VAR16[3:0];
VAR9: VAR1 = VAR16[3:0];
VAR19: VAR1 = 4'b0000;
endcase
case (VAR3)
VAR11: VAR22 = {VAR36, VAR2, VAR16[4]};
VAR30: VAR22 = 3'b010; VAR9: VAR22 = 3'b010; VAR19: VAR22 = 3'b010; endcase
case (VAR3)
VAR11: VAR23 = 3'b010; VAR30: VAR23 = {VAR36, VAR2, VAR16[4]};
VAR9: VAR23 = {VAR36, VAR2, VAR16[4]};
VAR19: VAR23 = 3'b000; endcase
case (VAR3)
VAR11: VAR26 = 1'b0; VAR30: VAR26 = 1'b1; VAR9: VAR26 = 1'b1; VAR19: VAR26 = 1'b1; endcase
VAR33 = 1'b0;
if (VAR3 == VAR9 && VAR24[31])
VAR33 = 1'b1;
end
generate
genvar VAR17, VAR20;
for (VAR17 = 0; VAR17 < 5; VAR17 = VAR17 + 1)
begin : VAR7
wire [31:0] in;
reg [31:0] out;
for (VAR20 = 0; VAR20 < 32; VAR20 = VAR20 + 1)
begin : VAR27
always @*
out[VAR20] = in[VAR20] & (~VAR16[VAR17] ^ VAR26) |
in[VAR28(VAR20, VAR17)] & (VAR16[VAR17] ^ VAR26);
end
end
assign VAR7[4].in = VAR24;
for (VAR17 = 1; VAR17 < 5; VAR17 = VAR17 + 1)
begin : VAR6
assign VAR7[VAR17-1].in = VAR7[VAR17].out;
end
endgenerate
assign VAR13 = VAR7[0].out;
always @*
case (VAR1) 4'b0000: VAR5 = 16'hffff;
4'b0001: VAR5 = 16'hfffe;
4'b0010: VAR5 = 16'hfffc;
4'b0011: VAR5 = 16'hfff8;
4'b0100: VAR5 = 16'hfff0;
4'b0101: VAR5 = 16'hffe0;
4'b0110: VAR5 = 16'hffc0;
4'b0111: VAR5 = 16'hff80;
4'b1000: VAR5 = 16'hff00;
4'b1001: VAR5 = 16'hfe00;
4'b1010: VAR5 = 16'hfc00;
4'b1011: VAR5 = 16'hf800;
4'b1100: VAR5 = 16'hf000;
4'b1101: VAR5 = 16'he000;
4'b1110: VAR5 = 16'hc000;
4'b1111: VAR5 = 16'h8000;
endcase
always @*
casez (VAR22) 7'b1??: VAR4 = 33'h100000000;
7'b01?: VAR4 = 33'h000000000;
7'b001: VAR4 = { 1'h1, VAR5, 16'h0000};
7'b000: VAR4 = {17'h1ffff, VAR5};
endcase
always @*
casez (VAR23) 7'b1??: VAR32 = 33'h100000000;
7'b01?: VAR32 = 33'h000000000;
7'b000: VAR32 = { 1'h1, VAR37(VAR5), 16'hffff};
7'b001: VAR32 = {17'h10000, VAR37(VAR5)};
endcase
assign VAR34 = {VAR13[30:0], VAR13[31]};
assign VAR14 = VAR13[31:0];
assign VAR21[0] = VAR25 ? VAR29 :
VAR34[31];
assign VAR21[1] = VAR25 ? VAR24[0] :
VAR18 ? VAR34[31] :
VAR29;
assign VAR39[0] = VAR14[31] & VAR4[31];
assign VAR39[1] = VAR18 ? VAR14[0] & VAR4[32]:
VAR29;
assign VAR35[0] = VAR34[31] & VAR32[31];
assign VAR35[1] = VAR25 ? VAR24[31] :
VAR18 ? VAR34[31] & VAR32[32]:
VAR29;
assign VAR15[0] = VAR24[31] ? VAR24[31] :
VAR34[31] & VAR32[31] ;
assign VAR15[1] = VAR2 ? VAR24[31] :
VAR18 ? VAR34[31] :
VAR29;
assign {VAR10, VAR8[31]} = VAR3 == VAR11 ? VAR39 :
VAR3 == VAR30 ? VAR35 :
VAR3 == VAR9 ? VAR15 :
VAR21 ;
assign VAR8[30:0] = (VAR14[30:0] & VAR4[30:0]) |
(VAR34[30:0] & VAR32[30:0]) |
(~VAR32[30:0] & {31{VAR33}});
function [4:0] VAR28;
input integer pos;
input integer VAR38;
integer out;
begin
out = pos - (1 << VAR38);
VAR28 = out[4:0];
end
endfunction
function [15:0] VAR37;
input [15:0] VAR12;
integer VAR17;
begin
for (VAR17 = 0; VAR17 < 16; VAR17 = VAR17 + 1)
VAR37[VAR17] = VAR12[15 - VAR17];
end
endfunction
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hvl
|
models/udp_dlatch_pr/sky130_fd_sc_hvl__udp_dlatch_pr.symbol.v
| 1,364 |
module MODULE1 (
input VAR1 ,
output VAR4 ,
input VAR2,
input VAR3
);
endmodule
|
apache-2.0
|
alankarkotwal/lca-processor
|
pipeline/mem_access.v
| 2,656 |
module MODULE2(VAR49, VAR40, VAR50, VAR34, VAR13, VAR31, VAR60, VAR2, VAR5, VAR15, VAR24
, VAR45, VAR14, VAR11, VAR37);
output [15:0] VAR60, VAR15;
wire [15:0] VAR42;
input [15:0] VAR34, VAR50, VAR45, VAR14, VAR24, , VAR40, VAR49;
input VAR13, VAR31, VAR5, VAR2, VAR11, VAR37;
wire [15:0] VAR35, VAR57, VAR38;
VAR51 VAR12(.VAR26(VAR50), .VAR1(VAR34), .VAR6(VAR13), .out(VAR35));
VAR51 VAR27(.VAR26(VAR50), .VAR1(VAR34), .VAR6(VAR23), .out(VAR57));
VAR53 VAR3(.VAR26(VAR38), .VAR1(VAR8), .VAR43(VAR24), .VAR56(16'b0), .VAR47(VAR19), .out(VAR42));
VAR51 VAR16(.VAR26(VAR45), .VAR1(VAR14), .VAR6(VAR2), .out(VAR38));
VAR28 VAR52(.VAR30(VAR35), .out(VAR60), .VAR48(VAR57), .in(VAR42), .write(VAR5));
VAR17 VAR41(.in(VAR50), .out(VAR15));
MODULE1(.VAR58(VAR40[15:12]), .VAR18(VAR40[11:9]), .VAR59(VAR40[5:3]), .VAR39(VAR49[15:12]),
.VAR44(VAR49[11:9]), .VAR19(VAR19) ,VAR11(VAR11), .VAR37(VAR37));
endmodule
module MODULE1(VAR58,VAR18,VAR59,VAR39,VAR44,VAR19,VAR11,VAR37);
parameter VAR9 = 6'b000000;
parameter VAR54 = 6'b001000;
parameter VAR10 = 6'b000010;
parameter VAR25 = 6'b000001;
parameter VAR32 = 4'b0001;
parameter VAR20 = 6'b001010;
parameter VAR46 = 6'b001001;
parameter VAR4 = 4'b0011;
parameter VAR36 = 4'b0100;
parameter VAR7 = 4'b0101;
parameter VAR21 = 4'b0110;
parameter VAR29 = 4'b0111;
parameter VAR33 = 4'b1100;
parameter VAR22 = 4'b1000;
parameter VAR55 = 4'b1001;
input [2:0] VAR18,VAR59,VAR44;
input [5:0]VAR58,VAR39;
input VAR11,VAR37;
output reg [1:0]VAR19;
always @(*)
begin
if(VAR39[5:2]==VAR7)
begin
if((VAR44 == VAR59)&&(VAR58==VAR9||VAR58==VAR54||VAR58==VAR10||VAR58==VAR25
||VAR58==VAR20||VAR58==VAR46)&&(VAR11==1'b0))
end
VAR19 = 2'd1; else if((VAR44==VAR18)&&(VAR58[5:2]==VAR36))
end
VAR19 = 2'd2; else
VAR19 = 2'b0;
end
else
VAR19 = 2'b0;
end
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/decap/sky130_fd_sc_ls__decap.symbol.v
| 1,211 |
module MODULE1 ();
supply1 VAR1;
supply0 VAR2;
supply1 VAR4 ;
supply0 VAR3 ;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/and3b/sky130_fd_sc_ms__and3b.blackbox.v
| 1,295 |
module MODULE1 (
VAR4 ,
VAR8,
VAR1 ,
VAR5
);
output VAR4 ;
input VAR8;
input VAR1 ;
input VAR5 ;
supply1 VAR6;
supply0 VAR3;
supply1 VAR7 ;
supply0 VAR2 ;
endmodule
|
apache-2.0
|
ychaim/FPGA-Litecoin-Miner
|
ICARUS-LX150/hub_core.v
| 2,270 |
module MODULE1 (VAR4, VAR7, VAR2, VAR13, VAR1, VAR14);
parameter VAR8 = 2;
input VAR4;
input [VAR8-1:0] VAR7;
input [VAR8*32-1:0] VAR14;
output [31:0] VAR2;
output VAR13;
input VAR1;
reg VAR12 = 0;
assign VAR13 = VAR12;
reg [VAR8-1:0] VAR10 = 0;
function integer VAR5; input integer VAR9;
begin
VAR9 = VAR9-1;
for (VAR5=0; VAR9>0; VAR5=VAR5+1)
VAR9 = VAR9>>1;
end
endfunction
reg [VAR5(VAR8)+1:0] VAR6 = 0;
reg [VAR8*32-1:0] VAR3 = 0;
assign VAR2 = VAR3[31:0];
reg [VAR8-1:0] VAR11 = 0;
always @(posedge VAR4)
begin
VAR10 <= (VAR10 & ~VAR11) | VAR7;
if (VAR6 == VAR8-1)
VAR6 <= 0;
end
else
VAR6 <= VAR6 + 1;
if (!VAR1 && VAR10[VAR6])
begin
VAR3 <= VAR14 >> VAR6*32;
VAR12 <= 1;
VAR11[VAR6] <= 1;
end
else
begin
VAR12 <= 0;
VAR11 <= 0;
end
end
endmodule
|
gpl-3.0
|
lvd2/zxevo
|
unsupported/solegstar/fpga/current/z80/zkbdmus.v
| 2,371 |
module MODULE1(
input wire VAR4,
input wire VAR18,
input wire [39:0] VAR11, input wire VAR13,
input wire [ 7:0] VAR15,
input wire VAR1,
input wire VAR5,
input wire VAR12,
input wire VAR6,
input wire [7:0] VAR17,
output wire [ 4:0] VAR8,
output wire [ 7:0] VAR2,
output reg [ 4:0] VAR19
);
reg [39:0] VAR3;
reg [ 7:0] VAR9,VAR10,VAR7;
wire [4:0] VAR14 [0:7];
reg [4:0] VAR16;
begin
begin
begin
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_hvl
|
cells/sdlxtp/sky130_fd_sc_hvl__sdlxtp.behavioral.pp.v
| 2,453 |
module MODULE1 (
VAR4 ,
VAR27 ,
VAR10 ,
VAR11 ,
VAR6,
VAR16,
VAR2,
VAR13 ,
VAR14
);
output VAR4 ;
input VAR27 ;
input VAR10 ;
input VAR11 ;
input VAR6;
input VAR16;
input VAR2;
input VAR13 ;
input VAR14 ;
wire VAR9 ;
wire VAR19;
wire VAR5 ;
wire VAR18 ;
wire VAR22 ;
wire VAR25 ;
wire VAR7 ;
wire VAR3 ;
reg VAR12 ;
wire VAR21 ;
wire VAR8 ;
assign VAR25 = ( VAR22 === 1'b0 );
assign VAR7 = ( VAR22 === 1'b1 );
VAR24 VAR26 (VAR21 , VAR5, VAR18, VAR22 );
VAR15 VAR17 (VAR9 , VAR21, VAR19, VAR12, VAR16, VAR2);
buf VAR20 (VAR8, VAR9 );
VAR1 VAR23 (VAR4 , VAR8, VAR16, VAR2 );
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/clkdlybuf4s18/sky130_fd_sc_lp__clkdlybuf4s18.functional.pp.v
| 1,866 |
module MODULE1 (
VAR11 ,
VAR1 ,
VAR6,
VAR5,
VAR4 ,
VAR7
);
output VAR11 ;
input VAR1 ;
input VAR6;
input VAR5;
input VAR4 ;
input VAR7 ;
wire VAR10 ;
wire VAR12;
buf VAR8 (VAR10 , VAR1 );
VAR3 VAR2 (VAR12, VAR10, VAR6, VAR5);
buf VAR9 (VAR11 , VAR12 );
endmodule
|
apache-2.0
|
cr88192/bgbtech_bjx1core
|
bjx1c32b/RegGPR.v
| 2,091 |
module MODULE1(
VAR12, reset,
VAR9, VAR1,
VAR17, VAR7,
VAR16, VAR15,
VAR11, VAR3,
VAR5);
input VAR12;
input reset;
input[6:0] VAR9;
input[6:0] VAR17;
input[6:0] VAR16;
input[6:0] VAR11;
output[31:0] VAR1;
output[31:0] VAR7;
output[31:0] VAR15;
input[31:0] VAR3;
input[31:0] VAR5;
reg VAR14;
reg[31:0] VAR13;
reg[31:0] VAR4;
reg[31:0] VAR8;
reg[31:0] VAR2[7:0];
reg[31:0] VAR10[7:0];
reg[31:0] VAR6[7:0];
assign VAR1 = VAR13;
assign VAR7 = VAR4;
assign VAR15 = VAR8;
always @ (VAR12)
begin
VAR13=0;
VAR4=0;
VAR8=0;
VAR14=VAR5[29];
if(VAR9[6:3]==4'h0)
begin
VAR13=VAR14?
VAR10[VAR9[2:0]]:
VAR2[VAR9[2:0]];
end
else if(VAR9[6:3]==4'h1)
begin
VAR13=VAR6[VAR9[2:0]];
end
else if(VAR9[6:3]==4'h4)
begin
VAR13=VAR14?
VAR10[VAR9[2:0]]:
VAR2[VAR9[2:0]];
end
if(VAR17[6:3]==4'h0)
begin
VAR4=VAR14?
VAR10[VAR17[2:0]]:
VAR2[VAR17[2:0]];
end
else if(VAR17[6:3]==4'h1)
begin
VAR4=VAR6[VAR17[2:0]];
end
else if(VAR17[6:3]==4'h4)
begin
VAR4=VAR14?
VAR10[VAR17[2:0]]:
VAR2[VAR17[2:0]];
end
if(VAR16[6:3]==4'h0)
begin
VAR8=VAR14?
VAR10[VAR16[2:0]]:
VAR2[VAR16[2:0]];
end
else if(VAR16[6:3]==4'h1)
begin
VAR8=VAR6[VAR16[2:0]];
end
else if(VAR16[6:3]==4'h4)
begin
VAR8=VAR14?
VAR10[VAR16[2:0]]:
VAR2[VAR16[2:0]];
end
end
always @ (posedge VAR12)
begin
if(VAR11[6:3]==4'h0)
begin
if(VAR14)
VAR10[VAR11[2:0]] <= VAR3;
end
else
VAR2[VAR11[2:0]] <= VAR3;
end
else if(VAR11[6:3]==4'h1)
begin
VAR6[VAR11[2:0]] <= VAR3;
end
else if(VAR11[6:3]==4'h4)
begin
if(VAR14)
VAR2[VAR11[2:0]] <= VAR3;
end
else
VAR10[VAR11[2:0]] <= VAR3;
end
end
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/tapvgnd/sky130_fd_sc_hd__tapvgnd.behavioral.v
| 1,193 |
module MODULE1 ();
supply1 VAR3;
supply0 VAR1;
supply1 VAR4 ;
supply0 VAR2 ;
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/and4/sky130_fd_sc_hd__and4_4.v
| 2,242 |
module MODULE2 (
VAR2 ,
VAR11 ,
VAR10 ,
VAR1 ,
VAR4 ,
VAR5,
VAR6,
VAR7 ,
VAR3
);
output VAR2 ;
input VAR11 ;
input VAR10 ;
input VAR1 ;
input VAR4 ;
input VAR5;
input VAR6;
input VAR7 ;
input VAR3 ;
VAR8 VAR9 (
.VAR2(VAR2),
.VAR11(VAR11),
.VAR10(VAR10),
.VAR1(VAR1),
.VAR4(VAR4),
.VAR5(VAR5),
.VAR6(VAR6),
.VAR7(VAR7),
.VAR3(VAR3)
);
endmodule
module MODULE2 (
VAR2,
VAR11,
VAR10,
VAR1,
VAR4
);
output VAR2;
input VAR11;
input VAR10;
input VAR1;
input VAR4;
supply1 VAR5;
supply0 VAR6;
supply1 VAR7 ;
supply0 VAR3 ;
VAR8 VAR9 (
.VAR2(VAR2),
.VAR11(VAR11),
.VAR10(VAR10),
.VAR1(VAR1),
.VAR4(VAR4)
);
endmodule
|
apache-2.0
|
bpervan/zedboard
|
LRI-Lab5.srcs/sources_1/bd/ZynqDesign/ip/ZynqDesign_xbar_1/synth/ZynqDesign_xbar_1.v
| 14,552 |
module MODULE1 (
VAR75,
VAR72,
VAR100,
VAR102,
VAR16,
VAR79,
VAR124,
VAR56,
VAR119,
VAR78,
VAR51,
VAR15,
VAR89,
VAR104,
VAR88,
VAR127,
VAR2,
VAR123,
VAR98,
VAR7,
VAR45,
VAR95,
VAR122,
VAR87,
VAR38,
VAR37,
VAR10,
VAR65,
VAR63,
VAR86,
VAR108,
VAR12,
VAR97,
VAR52,
VAR66,
VAR21,
VAR126,
VAR58,
VAR70,
VAR35
);
input wire VAR75;
input wire VAR72;
input wire [31 : 0] VAR100;
input wire [2 : 0] VAR102;
input wire [0 : 0] VAR16;
output wire [0 : 0] VAR79;
input wire [31 : 0] VAR124;
input wire [3 : 0] VAR56;
input wire [0 : 0] VAR119;
output wire [0 : 0] VAR78;
output wire [1 : 0] VAR51;
output wire [0 : 0] VAR15;
input wire [0 : 0] VAR89;
input wire [31 : 0] VAR104;
input wire [2 : 0] VAR88;
input wire [0 : 0] VAR127;
output wire [0 : 0] VAR2;
output wire [31 : 0] VAR123;
output wire [1 : 0] VAR98;
output wire [0 : 0] VAR7;
input wire [0 : 0] VAR45;
output wire [95 : 0] VAR95;
output wire [8 : 0] VAR122;
output wire [2 : 0] VAR87;
input wire [2 : 0] VAR38;
output wire [95 : 0] VAR37;
output wire [11 : 0] VAR10;
output wire [2 : 0] VAR65;
input wire [2 : 0] VAR63;
input wire [5 : 0] VAR86;
input wire [2 : 0] VAR108;
output wire [2 : 0] VAR12;
output wire [95 : 0] VAR97;
output wire [8 : 0] VAR52;
output wire [2 : 0] VAR66;
input wire [2 : 0] VAR21;
input wire [95 : 0] VAR126;
input wire [5 : 0] VAR58;
input wire [2 : 0] VAR70;
output wire [2 : 0] VAR35;
VAR40 #(
.VAR59("VAR61"),
.VAR114(1),
.VAR115(3),
.VAR32(1),
.VAR90(32),
.VAR13(32),
.VAR110(2),
.VAR125(1),
.VAR53(192'VAR111),
.VAR19(96'VAR64),
.VAR121(32'VAR47),
.VAR62(32'VAR47),
.VAR14(0),
.VAR80(1),
.VAR31(1),
.VAR91(1),
.VAR39(1),
.VAR3(1),
.VAR132(96'VAR106),
.VAR96(96'VAR106),
.VAR131(1),
.VAR85(32'VAR93),
.VAR23(32'VAR93),
.VAR30(32'VAR93),
.VAR67(96'VAR106),
.VAR128(96'VAR106),
.VAR17(32'VAR47),
.VAR81(96'VAR54),
.VAR118(0)
) VAR41 (
.VAR75(VAR75),
.VAR72(VAR72),
.VAR101(1'VAR120),
.VAR100(VAR100),
.VAR60(8'VAR77),
.VAR44(3'VAR120),
.VAR130(2'VAR120),
.VAR18(1'VAR120),
.VAR22(4'VAR120),
.VAR102(VAR102),
.VAR43(4'VAR120),
.VAR55(1'VAR120),
.VAR16(VAR16),
.VAR79(VAR79),
.VAR20(1'VAR120),
.VAR124(VAR124),
.VAR56(VAR56),
.VAR48(1'VAR73),
.VAR33(1'VAR120),
.VAR119(VAR119),
.VAR78(VAR78),
.VAR25(),
.VAR51(VAR51),
.VAR24(),
.VAR15(VAR15),
.VAR89(VAR89),
.VAR112(1'VAR120),
.VAR104(VAR104),
.VAR1(8'VAR77),
.VAR82(3'VAR120),
.VAR71(2'VAR120),
.VAR107(1'VAR120),
.VAR50(4'VAR120),
.VAR88(VAR88),
.VAR28(4'VAR120),
.VAR27(1'VAR120),
.VAR127(VAR127),
.VAR2(VAR2),
.VAR68(),
.VAR123(VAR123),
.VAR98(VAR98),
.VAR29(),
.VAR8(),
.VAR7(VAR7),
.VAR45(VAR45),
.VAR11(),
.VAR95(VAR95),
.VAR6(),
.VAR116(),
.VAR105(),
.VAR34(),
.VAR94(),
.VAR122(VAR122),
.VAR49(),
.VAR74(),
.VAR69(),
.VAR87(VAR87),
.VAR38(VAR38),
.VAR57(),
.VAR37(VAR37),
.VAR10(VAR10),
.VAR36(),
.VAR83(),
.VAR65(VAR65),
.VAR63(VAR63),
.VAR103(3'VAR120),
.VAR86(VAR86),
.VAR99(3'VAR120),
.VAR108(VAR108),
.VAR12(VAR12),
.VAR42(),
.VAR97(VAR97),
.VAR5(),
.VAR76(),
.VAR9(),
.VAR113(),
.VAR26(),
.VAR52(VAR52),
.VAR4(),
.VAR92(),
.VAR46(),
.VAR66(VAR66),
.VAR21(VAR21),
.VAR84(3'VAR120),
.VAR126(VAR126),
.VAR58(VAR58),
.VAR117(3'VAR129),
.VAR109(3'VAR120),
.VAR70(VAR70),
.VAR35(VAR35)
);
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/fa/sky130_fd_sc_lp__fa.pp.symbol.v
| 1,286 |
module MODULE1 (
input VAR3 ,
input VAR6 ,
input VAR4 ,
output VAR7,
output VAR1 ,
input VAR9 ,
input VAR2,
input VAR5,
input VAR8
);
endmodule
|
apache-2.0
|
olajep/oh
|
src/aes/hdl/aes_192.v
| 6,013 |
module MODULE3 (clk, state, VAR40, out);
input clk;
input [127:0] state;
input [191:0] VAR40;
output [127:0] out;
reg [127:0] VAR61;
reg [191:0] VAR54;
wire [127:0] VAR69, VAR4, VAR50, VAR8, VAR47, VAR18, VAR41, VAR2, VAR29, VAR55, VAR67;
wire [191:0] VAR78, VAR38, VAR37, VAR51, VAR28, VAR7, VAR70, VAR63, VAR22, VAR14, VAR74;
wire [127:0] VAR44, VAR56, VAR72, VAR68, VAR35, VAR48, VAR77, VAR59, VAR19, VAR16, VAR71, VAR13;
always @ (posedge clk)
begin
VAR61 <= state ^ VAR40[191:64];
VAR54 <= VAR40;
end
MODULE1 MODULE8 (clk, VAR54, 8'h1, VAR78, VAR44);
MODULE4 MODULE9 (clk, VAR78, VAR38, VAR56);
MODULE5 MODULE10 (clk, VAR38, 8'h2, VAR37, VAR72);
MODULE2 MODULE2 (clk, VAR37, 8'h4, VAR51, VAR68);
MODULE4 MODULE11 (clk, VAR51, VAR28, VAR35);
MODULE5 MODULE4 (clk, VAR28, 8'h8, VAR7, VAR48);
MODULE2 MODULE1 (clk, VAR7, 8'h10, VAR70, VAR77);
MODULE4 MODULE3 (clk, VAR70, VAR63, VAR59);
MODULE5 MODULE12 (clk, VAR63, 8'h20, VAR22, VAR19);
MODULE2 MODULE7 (clk, VAR22, 8'h40, VAR14, VAR16);
MODULE4 MODULE6 (clk,VAR14, VAR74, VAR71);
MODULE5 MODULE5 (clk,VAR74, 8'h80, , VAR13);
VAR58
VAR45 (clk, VAR61, VAR44, VAR69),
VAR66 (clk, VAR69, VAR56, VAR4),
VAR1 (clk, VAR4, VAR72, VAR50),
VAR5 (clk, VAR50, VAR68, VAR8),
VAR20 (clk, VAR8, VAR35, VAR47),
VAR52 (clk, VAR47, VAR48, VAR18),
VAR10 (clk, VAR18, VAR77, VAR41),
VAR32 (clk, VAR41, VAR59, VAR2),
VAR42 (clk, VAR2, VAR19, VAR29),
VAR12 (clk, VAR29, VAR16, VAR55),
VAR46 (clk, VAR55, VAR71, VAR67);
VAR36
VAR64 (clk, VAR67, VAR13, out);
endmodule
module MODULE5 (clk, in, VAR57, VAR80, VAR75);
input clk;
input [191:0] in;
input [7:0] VAR57;
output reg [191:0] VAR80;
output [127:0] VAR75;
wire [31:0] VAR54, VAR78, VAR38, VAR37, VAR51, VAR28,
VAR25, VAR11, VAR53, VAR21;
reg [31:0] VAR26, VAR62, VAR65, VAR9, VAR15, VAR33;
wire [31:0] VAR44, VAR56, VAR72, VAR68, VAR35, VAR48, VAR24;
assign {VAR54, VAR78, VAR38, VAR37, VAR51, VAR28} = in;
assign VAR25 = {VAR54[31:24] ^ VAR57, VAR54[23:0]};
assign VAR11 = VAR25 ^ VAR78;
assign VAR53 = VAR11 ^ VAR38;
assign VAR21 = VAR53 ^ VAR37;
always @ (posedge clk)
{VAR26, VAR62, VAR65, VAR9, VAR15, VAR33} <= {VAR25, VAR11, VAR53, VAR21, VAR51, VAR28};
VAR39
VAR43 (clk, {VAR28[23:0], VAR28[31:24]}, VAR24);
assign VAR44 = VAR26 ^ VAR24;
assign VAR56 = VAR62 ^ VAR24;
assign VAR72 = VAR65 ^ VAR24;
assign VAR68 = VAR9 ^ VAR24;
assign {VAR35, VAR48} = {VAR15, VAR33};
always @ (posedge clk)
VAR80 <= {VAR44, VAR56, VAR72, VAR68, VAR35, VAR48};
assign VAR75 = {VAR44, VAR56, VAR72, VAR68};
endmodule
module MODULE4 (clk, in, VAR80, VAR75);
input clk;
input [191:0] in;
output reg [191:0] VAR80;
output [127:0] VAR75;
wire [31:0] VAR54, VAR78, VAR38, VAR37, VAR51, VAR28,
VAR53, VAR21, VAR17, VAR27;
reg [31:0] VAR26, VAR62, VAR65, VAR9, VAR15, VAR33;
assign {VAR54, VAR78, VAR38, VAR37, VAR51, VAR28} = in;
assign VAR53 = VAR78 ^ VAR38;
assign VAR21 = VAR53 ^ VAR37;
assign VAR17 = VAR21 ^ VAR51;
assign VAR27 = VAR17 ^ VAR28;
always @ (posedge clk)
{VAR26, VAR62, VAR65, VAR9, VAR15, VAR33} <= {VAR54, VAR78, VAR53, VAR21, VAR17, VAR27};
always @ (posedge clk)
VAR80 <= {VAR26, VAR62, VAR65, VAR9, VAR15, VAR33};
assign VAR75 = {VAR65, VAR9, VAR15, VAR33};
endmodule
module MODULE2 (clk, in, VAR57, VAR80, VAR75);
input clk;
input [191:0] in;
input [7:0] VAR57;
output reg [191:0] VAR80;
output [127:0] VAR75;
wire [31:0] VAR54, VAR78, VAR38, VAR37, VAR51, VAR28,
VAR17, VAR27, VAR25, VAR11;
reg [31:0] VAR26, VAR62, VAR65, VAR9, VAR15, VAR33;
wire [31:0] VAR44, VAR56, VAR72, VAR68, VAR35, VAR48, VAR24;
assign {VAR54, VAR78, VAR38, VAR37, VAR51, VAR28} = in;
assign VAR17 = VAR37 ^ VAR51;
assign VAR27 = VAR17 ^ VAR28;
assign VAR25 = {VAR54[31:24] ^ VAR57, VAR54[23:0]};
assign VAR11 = VAR25 ^ VAR78;
always @ (posedge clk)
{VAR26, VAR62, VAR65, VAR9, VAR15, VAR33} <= {VAR25, VAR11, VAR38, VAR37, VAR17, VAR27};
VAR39
VAR43 (clk, {VAR27[23:0], VAR27[31:24]}, VAR24);
assign VAR44 = VAR26 ^ VAR24;
assign VAR56 = VAR62 ^ VAR24;
assign {VAR72, VAR68, VAR35, VAR48} = {VAR65, VAR9, VAR15, VAR33};
always @ (posedge clk)
VAR80 <= {VAR44, VAR56, VAR72, VAR68, VAR35, VAR48};
assign VAR75 = {VAR35, VAR48, VAR44, VAR56};
endmodule
module MODULE1 (clk, in, VAR57, VAR80, VAR75);
input clk;
input [191:0] in;
input [7:0] VAR57;
output reg [191:0] VAR80;
output [127:0] VAR75;
wire [31:0] VAR54, VAR78, VAR38, VAR37, VAR51, VAR28,
VAR25, VAR11;
reg [31:0] VAR26, VAR62, VAR65, VAR9, VAR15, VAR33;
wire [31:0] VAR44, VAR56, VAR72, VAR68, VAR35, VAR48, VAR24;
assign {VAR54, VAR78, VAR38, VAR37, VAR51, VAR28} = in;
assign VAR25 = {VAR54[31:24] ^ VAR57, VAR54[23:0]};
assign VAR11 = VAR25 ^ VAR78;
always @ (posedge clk)
{VAR26, VAR62, VAR65, VAR9, VAR15, VAR33} <= {VAR25, VAR11, VAR38, VAR37, VAR51, VAR28};
VAR39
VAR43 (clk, {VAR28[23:0], VAR28[31:24]}, VAR24);
assign VAR44 = VAR26 ^ VAR24;
assign VAR56 = VAR62 ^ VAR24;
assign {VAR72, VAR68, VAR35, VAR48} = {VAR65, VAR9, VAR15, VAR33};
always @ (posedge clk)
VAR80 <= {VAR44, VAR56, VAR72, VAR68, VAR35, VAR48};
assign VAR75 = {VAR35, VAR48, VAR44, VAR56};
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/sedfxtp/sky130_fd_sc_hs__sedfxtp.behavioral.v
| 2,508 |
module MODULE1 (
VAR4 ,
VAR15 ,
VAR10 ,
VAR14 ,
VAR19 ,
VAR11 ,
VAR16,
VAR7
);
output VAR4 ;
input VAR15 ;
input VAR10 ;
input VAR14 ;
input VAR19 ;
input VAR11 ;
input VAR16;
input VAR7;
wire VAR12 ;
reg VAR22 ;
wire VAR8 ;
wire VAR1 ;
wire VAR18;
wire VAR23;
wire VAR20;
wire VAR25 ;
wire VAR5 ;
wire VAR9 ;
wire VAR21 ;
wire VAR6 ;
wire VAR24 ;
VAR13 VAR26 (VAR25, VAR5, VAR18, VAR23 );
VAR13 VAR3 (VAR5 , VAR12, VAR8, VAR1 );
VAR2 VAR17 (VAR12 , VAR25, VAR20, VAR22, VAR16, VAR7);
assign VAR9 = ( VAR16 === 1'b1 );
assign VAR21 = ( VAR9 && ( VAR23 === 1'b0 ) && ( VAR1 === 1'b1 ) );
assign VAR6 = ( VAR9 && ( VAR23 === 1'b1 ) );
assign VAR24 = ( VAR9 && ( VAR1 === 1'b1 ) && ( VAR8 !== VAR18 ) );
buf VAR27 (VAR4 , VAR12 );
endmodule
|
apache-2.0
|
lloves/Sora
|
FPGA/SISO/rtl/pcie_userapp_wrapper/Sora_Fast_Radio_Link/RCB_FRL_count_to_128.v
| 2,166 |
module MODULE1(clk, rst, VAR2, VAR3, VAR4);
input clk, rst, VAR2, VAR3;
output [6:0] VAR4;
wire [6:0] VAR1;
reg [6:0] VAR4;
always@(posedge clk or posedge rst)
begin
if(rst == 1'b1)
VAR4 = 7'h00;
end
else
begin
case({VAR2,VAR3})
2'b00: VAR4 = 7'h00;
2'b01: VAR4 = VAR1;
2'b10: VAR4 = VAR1 - 1;
2'b11: VAR4 = VAR1 + 1;
default: VAR4 = 7'h00;
endcase
end
end
assign VAR1 = VAR4;
endmodule
|
bsd-2-clause
|
shkkgs/DE4-multicore-network-processor-with-multiple-hardware-monitors-
|
DE4_network_processor_4cores_6monitors_release/projects/DE4_Reference_Router_with_DMA/src/sources_ngnp_multicore/src_previous/tmp/spree/tmp/mul_1.v
| 1,584 |
module MODULE1 (clk, VAR15,
VAR2, VAR3,
VAR9, VAR13, VAR1);
parameter VAR11=32;
input clk;
input VAR15;
input [VAR11-1:0] VAR2;
input [VAR11-1:0] VAR3;
input VAR9;
output [VAR11-1:0] VAR13;
output [VAR11-1:0] VAR1;
wire VAR8;
assign VAR8=VAR9;
wire VAR5,VAR6;
VAR17 VAR12 (
.VAR14 (~VAR15),
.VAR7 (1'b1),
.clk (clk),
.VAR10 ({VAR8&VAR2[VAR11-1],VAR2}),
.VAR16 ({VAR8&VAR3[VAR11-1],VAR3}),
.VAR4 ({VAR6,VAR5,VAR13,VAR1})
);
endmodule
|
mit
|
Gilberto-Lopez/Arquitectura-Computadoras
|
Practica2/compm4.v
| 1,064 |
module MODULE1(
input VAR10,
input VAR4,
input VAR3,
input VAR7,
input VAR5,
input VAR1,
input VAR8,
input VAR2,
output VAR9,
output VAR6
);
assign VAR9 = {VAR7,VAR3,VAR4,VAR10} > {VAR2,VAR8,VAR1,VAR5};
assign VAR6 = {VAR7,VAR3,VAR4,VAR10} < {VAR2,VAR8,VAR1,VAR5};
endmodule
|
lgpl-3.0
|
DProvinciani/Arquitectura_TPF
|
Codigo_fuente/4-memory/data_access.v
| 2,654 |
module MODULE1
parameter VAR27=32, parameter VAR7=5 )
(
input wire clk,
input wire [VAR27-1:0] VAR33,
input wire [VAR27-1:0] VAR3,
input wire [5:0] VAR18,
input wire VAR26,
output wire [VAR27-1:0] VAR37
);
wire [3:0] VAR41;
assign VAR41[3]=VAR26;
assign VAR41[2]=VAR26;
assign VAR41[1]=VAR26;
assign VAR41[0]=VAR26;
wire [VAR27-1:0] VAR36;
wire [VAR27-1:0] VAR1;
VAR2 #(8) VAR28
(
.VAR31(VAR3[7:0]),
.VAR32(VAR36)
);
VAR2 VAR29
(
.VAR31(VAR3[15:0]),
.VAR32(VAR1)
);
wire [VAR27-1:0] VAR21;
VAR10 VAR39
(
.sel(VAR18[1:0]),
.VAR44(VAR36),
.VAR20(VAR1),
.VAR30(),
.VAR23(VAR3),
.VAR25(VAR21)
);
wire [VAR27-1:0] VAR9;
VAR4 VAR42( .VAR22(~clk),
.VAR16(1'b0),
.VAR12(1'b1),
.VAR5(VAR41),
.VAR6(VAR33),
.VAR24(VAR21),
.VAR8(VAR9));
wire [VAR27-1:0] VAR15;
wire [VAR27-1:0] VAR19;
wire [VAR27-1:0] VAR40;
wire [VAR27-1:0] VAR14;
wire [VAR27-1:0] VAR17;
wire [VAR27-1:0] VAR35;
VAR2 #(8) VAR11
(
.VAR31(VAR9[7:0]),
.VAR32(VAR15)
);
VAR2 VAR13
(
.VAR31(VAR9[15:0]),
.VAR32(VAR19)
);
assign VAR40 = {{(24){1'b0}}, VAR9[7:0]};
assign VAR14 = {{(16){1'b0}}, VAR9[15:0]};
VAR10 VAR34
(
.sel(VAR18[1:0]),
.VAR44(VAR15),
.VAR20(VAR19),
.VAR30(),
.VAR23(VAR9),
.VAR25(VAR17)
);
VAR10 VAR38
(
.sel(VAR18[1:0]),
.VAR44(VAR40),
.VAR20(VAR14),
.VAR30(),
.VAR23(VAR9),
.VAR25(VAR35)
);
mux VAR43
(
.select(VAR18[2]),
.VAR44(VAR17),
.VAR20(VAR35),
.VAR25(VAR37)
);
endmodule
|
gpl-3.0
|
secworks/aes
|
src/rtl/aes_decipher_block.v
| 15,524 |
module MODULE1(
input wire clk,
input wire VAR89,
input wire VAR45,
input wire VAR41,
output wire [3 : 0] VAR26,
input wire [127 : 0] VAR80,
input wire [127 : 0] VAR63,
output wire [127 : 0] VAR31,
output wire ready
);
localparam VAR28 = 1'h0;
localparam VAR84 = 1'h1;
localparam VAR21 = 4'ha;
localparam VAR66 = 4'he;
localparam VAR30 = 3'h0;
localparam VAR69 = 3'h1;
localparam VAR46 = 3'h2;
localparam VAR50 = 3'h3;
localparam VAR12 = 3'h4;
localparam VAR40 = 2'h0;
localparam VAR47 = 2'h1;
localparam VAR13 = 2'h2;
localparam VAR64 = 2'h3;
function [7 : 0] VAR81(input [7 : 0] VAR83);
begin
VAR81 = {VAR83[6 : 0], 1'b0} ^ (8'h1b & {8{VAR83[7]}});
end
endfunction
function [7 : 0] VAR87(input [7 : 0] VAR83);
begin
VAR87 = VAR81(VAR83) ^ VAR83;
end
endfunction
function [7 : 0] VAR67(input [7 : 0] VAR83);
begin
VAR67 = VAR81(VAR81(VAR83));
end
endfunction
function [7 : 0] VAR62(input [7 : 0] VAR83);
begin
VAR62 = VAR81(VAR67(VAR83));
end
endfunction
function [7 : 0] VAR27(input [7 : 0] VAR83);
begin
VAR27 = VAR62(VAR83) ^ VAR83;
end
endfunction
function [7 : 0] VAR54(input [7 : 0] VAR83);
begin
VAR54 = VAR62(VAR83) ^ VAR81(VAR83) ^ VAR83;
end
endfunction
function [7 : 0] VAR59(input [7 : 0] VAR83);
begin
VAR59 = VAR62(VAR83) ^ VAR67(VAR83) ^ VAR83;
end
endfunction
function [7 : 0] VAR52(input [7 : 0] VAR83);
begin
VAR52 = VAR62(VAR83) ^ VAR67(VAR83) ^ VAR81(VAR83);
end
endfunction
function [31 : 0] VAR19(input [31 : 0] VAR1);
reg [7 : 0] b0, b1, VAR43, VAR58;
reg [7 : 0] VAR15, VAR7, VAR29, VAR34;
begin
b0 = VAR1[31 : 24];
b1 = VAR1[23 : 16];
VAR43 = VAR1[15 : 08];
VAR58 = VAR1[07 : 00];
VAR15 = VAR52(b0) ^ VAR54(b1) ^ VAR59(VAR43) ^ VAR27(VAR58);
VAR7 = VAR27(b0) ^ VAR52(b1) ^ VAR54(VAR43) ^ VAR59(VAR58);
VAR29 = VAR59(b0) ^ VAR27(b1) ^ VAR52(VAR43) ^ VAR54(VAR58);
VAR34 = VAR54(b0) ^ VAR59(b1) ^ VAR27(VAR43) ^ VAR52(VAR58);
VAR19 = {VAR15, VAR7, VAR29, VAR34};
end
endfunction
function [127 : 0] VAR33(input [127 : 0] VAR71);
reg [31 : 0] VAR23, VAR70, VAR82, VAR37;
reg [31 : 0] VAR76, VAR39, VAR8, VAR2;
begin
VAR23 = VAR71[127 : 096];
VAR70 = VAR71[095 : 064];
VAR82 = VAR71[063 : 032];
VAR37 = VAR71[031 : 000];
VAR76 = VAR19(VAR23);
VAR39 = VAR19(VAR70);
VAR8 = VAR19(VAR82);
VAR2 = VAR19(VAR37);
VAR33 = {VAR76, VAR39, VAR8, VAR2};
end
endfunction
function [127 : 0] VAR72(input [127 : 0] VAR71);
reg [31 : 0] VAR23, VAR70, VAR82, VAR37;
reg [31 : 0] VAR76, VAR39, VAR8, VAR2;
begin
VAR23 = VAR71[127 : 096];
VAR70 = VAR71[095 : 064];
VAR82 = VAR71[063 : 032];
VAR37 = VAR71[031 : 000];
VAR76 = {VAR23[31 : 24], VAR37[23 : 16], VAR82[15 : 08], VAR70[07 : 00]};
VAR39 = {VAR70[31 : 24], VAR23[23 : 16], VAR37[15 : 08], VAR82[07 : 00]};
VAR8 = {VAR82[31 : 24], VAR70[23 : 16], VAR23[15 : 08], VAR37[07 : 00]};
VAR2 = {VAR37[31 : 24], VAR82[23 : 16], VAR70[15 : 08], VAR23[07 : 00]};
VAR72 = {VAR76, VAR39, VAR8, VAR2};
end
endfunction
function [127 : 0] VAR73(input [127 : 0] VAR71, input [127 : 0] VAR51);
begin
VAR73 = VAR71 ^ VAR51;
end
endfunction
reg [1 : 0] VAR78;
reg [1 : 0] VAR68;
reg VAR65;
reg VAR16;
reg VAR44;
reg [3 : 0] VAR3;
reg [3 : 0] VAR49;
reg VAR38;
reg VAR86;
reg VAR17;
reg [127 : 0] VAR79;
reg [31 : 0] VAR35;
reg [31 : 0] VAR77;
reg [31 : 0] VAR56;
reg [31 : 0] VAR6;
reg VAR25;
reg VAR55;
reg VAR4;
reg VAR36;
reg VAR24;
reg VAR11;
reg VAR88;
reg [1 : 0] VAR90;
reg [1 : 0] VAR9;
reg VAR53;
reg [31 : 0] VAR61;
wire [31 : 0] VAR14;
reg [2 : 0] VAR60;
VAR75 VAR74(.VAR32(VAR61), .VAR14(VAR14));
assign VAR26 = VAR3;
assign VAR31 = {VAR35, VAR77, VAR56, VAR6};
assign ready = VAR24;
always @ (posedge clk or negedge VAR89)
begin: VAR5
if (!VAR89)
begin
VAR35 <= 32'h0;
VAR77 <= 32'h0;
VAR56 <= 32'h0;
VAR6 <= 32'h0;
VAR78 <= 2'h0;
VAR3 <= 4'h0;
VAR24 <= 1'b1;
VAR90 <= VAR40;
end
else
begin
if (VAR25)
VAR35 <= VAR79[127 : 096];
if (VAR55)
VAR77 <= VAR79[095 : 064];
if (VAR4)
VAR56 <= VAR79[063 : 032];
if (VAR36)
VAR6 <= VAR79[031 : 000];
if (VAR65)
VAR78 <= VAR68;
if (VAR38)
VAR3 <= VAR49;
if (VAR88)
VAR24 <= VAR11;
if (VAR53)
VAR90 <= VAR9;
end
end
always @*
begin : VAR42
reg [127 : 0] VAR85, VAR57, VAR22;
reg [127 : 0] VAR48;
VAR57 = 128'h0;
VAR22 = 128'h0;
VAR48 = 128'h0;
VAR79 = 128'h0;
VAR61 = 32'h0;
VAR25 = 1'b0;
VAR55 = 1'b0;
VAR4 = 1'b0;
VAR36 = 1'b0;
VAR85 = {VAR35, VAR77, VAR56, VAR6};
case (VAR60)
VAR69:
begin
VAR85 = VAR63;
VAR48 = VAR73(VAR85, VAR80);
VAR57 = VAR72(VAR48);
VAR79 = VAR57;
VAR25 = 1'b1;
VAR55 = 1'b1;
VAR4 = 1'b1;
VAR36 = 1'b1;
end
VAR46:
begin
VAR79 = {VAR14, VAR14, VAR14, VAR14};
case (VAR78)
2'h0:
begin
VAR61 = VAR35;
VAR25 = 1'b1;
end
2'h1:
begin
VAR61 = VAR77;
VAR55 = 1'b1;
end
2'h2:
begin
VAR61 = VAR56;
VAR4 = 1'b1;
end
2'h3:
begin
VAR61 = VAR6;
VAR36 = 1'b1;
end
endcase end
VAR50:
begin
VAR48 = VAR73(VAR85, VAR80);
VAR22 = VAR33(VAR48);
VAR57 = VAR72(VAR22);
VAR79 = VAR57;
VAR25 = 1'b1;
VAR55 = 1'b1;
VAR4 = 1'b1;
VAR36 = 1'b1;
end
VAR12:
begin
VAR79 = VAR73(VAR85, VAR80);
VAR25 = 1'b1;
VAR55 = 1'b1;
VAR4 = 1'b1;
VAR36 = 1'b1;
end
default:
begin
end
endcase end
always @*
begin : VAR20
VAR68 = 2'h0;
VAR65 = 1'b0;
if (VAR44)
begin
VAR68 = 2'h0;
VAR65 = 1'b1;
end
else if (VAR16)
begin
VAR68 = VAR78 + 1'b1;
VAR65 = 1'b1;
end
end
always @*
begin : VAR10
VAR49 = 4'h0;
VAR38 = 1'b0;
if (VAR86)
begin
if (VAR41 == VAR84)
begin
VAR49 = VAR66;
end
else
begin
VAR49 = VAR21;
end
VAR38 = 1'b1;
end
else if (VAR17)
begin
VAR49 = VAR3 - 1'b1;
VAR38 = 1'b1;
end
end
always @*
begin: VAR18
VAR16 = 1'b0;
VAR44 = 1'b0;
VAR17 = 1'b0;
VAR86 = 1'b0;
VAR11 = 1'b0;
VAR88 = 1'b0;
VAR60 = VAR30;
VAR9 = VAR40;
VAR53 = 1'b0;
case(VAR90)
VAR40:
begin
if (VAR45)
begin
VAR86 = 1'b1;
VAR11 = 1'b0;
VAR88 = 1'b1;
VAR9 = VAR47;
VAR53 = 1'b1;
end
end
VAR47:
begin
VAR44 = 1'b1;
VAR60 = VAR69;
VAR9 = VAR13;
VAR53 = 1'b1;
end
VAR13:
begin
VAR16 = 1'b1;
VAR60 = VAR46;
if (VAR78 == 2'h3)
begin
VAR17 = 1'b1;
VAR9 = VAR64;
VAR53 = 1'b1;
end
end
VAR64:
begin
VAR44 = 1'b1;
if (VAR3 > 0)
begin
VAR60 = VAR50;
VAR9 = VAR13;
VAR53 = 1'b1;
end
else
begin
VAR60 = VAR12;
VAR11 = 1'b1;
VAR88 = 1'b1;
VAR9 = VAR40;
VAR53 = 1'b1;
end
end
default:
begin
end
endcase end
endmodule
|
bsd-2-clause
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/o211a/sky130_fd_sc_hdll__o211a_4.v
| 2,364 |
module MODULE2 (
VAR10 ,
VAR5 ,
VAR11 ,
VAR3 ,
VAR9 ,
VAR7,
VAR8,
VAR4 ,
VAR6
);
output VAR10 ;
input VAR5 ;
input VAR11 ;
input VAR3 ;
input VAR9 ;
input VAR7;
input VAR8;
input VAR4 ;
input VAR6 ;
VAR2 VAR1 (
.VAR10(VAR10),
.VAR5(VAR5),
.VAR11(VAR11),
.VAR3(VAR3),
.VAR9(VAR9),
.VAR7(VAR7),
.VAR8(VAR8),
.VAR4(VAR4),
.VAR6(VAR6)
);
endmodule
module MODULE2 (
VAR10 ,
VAR5,
VAR11,
VAR3,
VAR9
);
output VAR10 ;
input VAR5;
input VAR11;
input VAR3;
input VAR9;
supply1 VAR7;
supply0 VAR8;
supply1 VAR4 ;
supply0 VAR6 ;
VAR2 VAR1 (
.VAR10(VAR10),
.VAR5(VAR5),
.VAR11(VAR11),
.VAR3(VAR3),
.VAR9(VAR9)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_ms
|
cells/bufbuf/sky130_fd_sc_ms__bufbuf.functional.v
| 1,245 |
module MODULE1 (
VAR4,
VAR5
);
output VAR4;
input VAR5;
wire VAR1;
buf VAR2 (VAR1, VAR5 );
buf VAR3 (VAR4 , VAR1 );
endmodule
|
apache-2.0
|
monotone-RK/FACE
|
IEICE-Trans/16-way_2-tree/src/ip_pcie/source/PCIeGen2x8If128_pipe_eq.v
| 35,625 |
module MODULE1 #
(
parameter VAR77 = "VAR48",
parameter VAR106 = "VAR61",
parameter VAR53 = 1
)
(
input VAR17,
input VAR92,
input VAR42,
input [ 1:0] VAR27,
input [ 3:0] VAR109,
input [ 3:0] VAR2,
input [ 5:0] VAR4,
input [ 1:0] VAR29,
input [ 2:0] VAR72,
input [ 5:0] VAR95,
input [ 3:0] VAR1,
input VAR134,
input [17:0] VAR63,
input VAR116,
output VAR99,
output [ 4:0] VAR35,
output [ 6:0] VAR85,
output [ 4:0] VAR136,
output [17:0] VAR6,
output VAR80,
output [ 5:0] VAR38,
output [17:0] VAR113,
output VAR91,
output VAR137,
output VAR105,
output [ 5:0] VAR70
);
reg VAR64;
reg VAR123;
reg [ 1:0] VAR100;
reg [ 3:0] VAR74;
reg [ 5:0] VAR89;
reg [ 1:0] VAR45;
reg [ 3:0] VAR88;
reg [ 5:0] VAR98;
reg [ 1:0] VAR30;
reg [ 2:0] VAR122;
reg [ 5:0] VAR90;
reg [ 3:0] VAR86;
reg VAR133;
reg [17:0] VAR104;
reg VAR62;
reg [ 1:0] VAR94;
reg [ 2:0] VAR120;
reg [ 5:0] VAR75;
reg [ 3:0] VAR8;
reg VAR101;
reg [17:0] VAR107;
reg VAR23;
reg [18:0] VAR25 = 19'd0;
reg VAR13 = 1'd0;
reg [ 1:0] VAR20 = 2'd0;
reg [ 2:0] VAR51 = 3'd0;
reg VAR126 = 1'd0;
reg [ 3:0] VAR124 = 4'd0;
reg [17:0] VAR55 = 18'd0;
reg [ 2:0] VAR96 = 3'd0;
reg [ 5:0] VAR129 = 6'd0;
reg [ 5:0] VAR26 = 6'd0;
reg VAR111 = 1'd0;
reg [18:0] VAR3 = 19'd0;
reg VAR78 = 1'd0;
reg [ 5:0] VAR102 = 6'd0;
reg [17:0] VAR81 = 18'd0;
reg VAR93 = 1'd0;
reg VAR71 = 1'd0;
reg VAR52 = 1'd0;
reg VAR65 = 1'd0;
reg [ 5:0] VAR34 = 6'd0;
wire VAR67;
wire VAR79;
wire [17:0] VAR59;
wire VAR9;
wire VAR47;
localparam VAR76 = 6'b000001;
localparam VAR140 = 6'b000010;
localparam VAR50 = 6'b000100;
localparam VAR7 = 6'b001000;
localparam VAR58 = 6'b010000;
localparam VAR21 = 6'b100000;
localparam VAR18 = 6'b000001;
localparam VAR103 = 6'b000010;
localparam VAR49 = 6'b000100;
localparam VAR46 = 6'b001000;
localparam VAR139 = 6'b010000;
localparam VAR112 = 6'b100000;
localparam VAR83 = 6'd0; localparam VAR66 = 7'd60;
localparam VAR97 = 6'd20;
localparam VAR127 = 6'd0; localparam VAR84 = 7'd68; localparam VAR56 = 6'd13;
localparam VAR82 = 6'd0; localparam VAR28 = 7'd64;
localparam VAR132 = 6'd16;
localparam VAR14 = 6'd0; localparam VAR125 = 7'd70;
localparam VAR11 = 6'd10;
localparam VAR37 = 6'd0; localparam VAR68 = 7'd80;
localparam VAR41 = 6'd0;
localparam VAR40 = 6'd8; localparam VAR87 = 7'd72;
localparam VAR121 = 6'd0;
localparam VAR73 = 6'd10; localparam VAR60 = 7'd70;
localparam VAR32 = 6'd0;
localparam VAR54 = 6'd8; localparam VAR16 = 7'd56;
localparam VAR69 = 6'd16;
localparam VAR119 = 6'd10; localparam VAR10 = 7'd60;
localparam VAR39 = 6'd10;
localparam VAR117 = 6'd13; localparam VAR57 = 7'd68; localparam VAR5 = 6'd0;
localparam VAR131 = 6'd0; localparam VAR115 = 7'd56; localparam VAR22 = 6'd25;
always @ (posedge VAR17)
begin
if (!VAR92)
begin
VAR64 <= 1'd0;
VAR100 <= 2'd0;
VAR74 <= 4'd0;
VAR89 <= 6'd1;
VAR30 <= 2'd0;
VAR122 <= 3'd0;
VAR90 <= 6'd0;
VAR86 <= 4'd0;
VAR133 <= 1'd0;
VAR104 <= 18'd0;
VAR62 <= 1'd0;
VAR123 <= 1'd0;
VAR45 <= 2'd0;
VAR88 <= 4'd0;
VAR98 <= 6'd1;
VAR94 <= 2'd0;
VAR120 <= 3'd0;
VAR75 <= 6'd0;
VAR8 <= 4'd0;
VAR101 <= 1'd0;
VAR107 <= 18'd0;
VAR23 <= 1'd0;
end
else
begin
VAR64 <= VAR42;
VAR100 <= VAR27;
VAR74 <= VAR109;
VAR89 <= VAR4;
VAR30 <= VAR29;
VAR122 <= VAR72;
VAR90 <= VAR95;
VAR86 <= VAR1;
VAR133 <= VAR134;
VAR104 <= VAR63;
VAR62 <= VAR116;
VAR123 <= VAR64;
VAR45 <= VAR100;
VAR88 <= VAR74;
VAR98 <= VAR89;
VAR94 <= VAR30;
VAR120 <= VAR122;
VAR75 <= VAR90;
VAR8 <= VAR86;
VAR101 <= VAR133;
VAR107 <= VAR104;
VAR23 <= VAR62;
end
end
always @ (posedge VAR17)
begin
if (!VAR92)
begin
case (VAR2)
4'd0 : VAR25 <= {VAR97, VAR66, VAR83};
4'd1 : VAR25 <= {VAR56, VAR84, VAR127};
4'd2 : VAR25 <= {VAR132, VAR28, VAR82};
4'd3 : VAR25 <= {VAR11, VAR125, VAR14};
4'd4 : VAR25 <= {VAR41, VAR68, VAR37};
4'd5 : VAR25 <= {VAR121, VAR87, VAR40};
4'd6 : VAR25 <= {VAR32, VAR60, VAR73};
4'd7 : VAR25 <= {VAR69, VAR16, VAR54};
4'd8 : VAR25 <= {VAR39, VAR10, VAR119};
4'd9 : VAR25 <= {VAR5, VAR57, VAR117};
4'd10 : VAR25 <= {VAR22, VAR115, VAR131};
default : VAR25 <= 19'd4;
endcase
VAR13 <= 1'd0;
end
else
begin
if (VAR102 == VAR140)
begin
case (VAR88)
4'd0 : VAR25 <= {VAR97, VAR66, VAR83};
4'd1 : VAR25 <= {VAR56, VAR84, VAR127};
4'd2 : VAR25 <= {VAR132, VAR28, VAR82};
4'd3 : VAR25 <= {VAR11, VAR125, VAR14};
4'd4 : VAR25 <= {VAR41, VAR68, VAR37};
4'd5 : VAR25 <= {VAR121, VAR87, VAR40};
4'd6 : VAR25 <= {VAR32, VAR60, VAR73};
4'd7 : VAR25 <= {VAR69, VAR16, VAR54};
4'd8 : VAR25 <= {VAR39, VAR10, VAR119};
4'd9 : VAR25 <= {VAR5, VAR57, VAR117};
4'd10 : VAR25 <= {VAR22, VAR115, VAR131};
default : VAR25 <= 19'd4;
endcase
VAR13 <= 1'd1;
end
else
begin
VAR25 <= VAR25;
VAR13 <= 1'd0;
end
end
end
always @ (posedge VAR17)
begin
if (!VAR92)
begin
VAR102 <= VAR76;
VAR3 <= 19'd0;
VAR20 <= 2'd0;
VAR78 <= 1'd0;
end
else
begin
case (VAR102)
VAR76 :
begin
case (VAR45)
2'd0 :
begin
VAR102 <= VAR76;
VAR3 <= VAR3;
VAR20 <= 2'd0;
VAR78 <= 1'd0;
end
2'd1 :
begin
VAR102 <= VAR140;
VAR3 <= VAR3;
VAR20 <= 2'd0;
VAR78 <= 1'd0;
end
2'd2 :
begin
VAR102 <= VAR50;
VAR3 <= {VAR98, VAR3[18:6]};
VAR20 <= 2'd1;
VAR78 <= 1'd0;
end
2'd3 :
begin
VAR102 <= VAR58;
VAR3 <= VAR3;
VAR20 <= 2'd0;
VAR78 <= 1'd0;
end
default :
begin
VAR102 <= VAR76;
VAR3 <= VAR3;
VAR20 <= 2'd0;
VAR78 <= 1'd0;
end
endcase
end
VAR140 :
begin
VAR102 <= (VAR13 ? VAR21 : VAR140);
VAR3 <= VAR25;
VAR20 <= 2'd0;
VAR78 <= 1'd0;
end
VAR50 :
begin
VAR102 <= ((VAR20 == 2'd2) ? VAR7 : VAR50);
if (VAR20 == 2'd1)
VAR3 <= {1'd0, VAR98, VAR3[18:7]};
end
else
VAR3 <= {VAR98, VAR3[18:6]};
VAR20 <= VAR20 + 2'd1;
VAR78 <= 1'd0;
end
VAR7 :
begin
VAR102 <= VAR21;
VAR3 <= VAR3 << 1; VAR20 <= 2'd0;
VAR78 <= 1'd0;
end
VAR58:
begin
VAR102 <= VAR21;
VAR3 <= VAR3;
VAR20 <= 2'd0;
VAR78 <= 1'd0;
end
VAR21 :
begin
VAR102 <= ((VAR45 == 2'd0) ? VAR76 : VAR21);
VAR3 <= VAR3;
VAR20 <= 2'd0;
VAR78 <= 1'd1;
end
default :
begin
VAR102 <= VAR76;
VAR3 <= 19'd0;
VAR20 <= 2'd0;
VAR78 <= 1'd0;
end
endcase
end
end
always @ (posedge VAR17)
begin
if (!VAR92)
begin
VAR34 <= VAR18;
VAR51 <= 3'd0;
VAR126 <= 1'd0;
VAR124 <= 4'd0;
VAR55 <= 18'd0;
VAR96 <= 3'd0;
VAR129 <= 6'd0;
VAR26 <= 6'd0;
VAR111 <= 1'd0;
VAR81 <= 18'd0;
VAR93 <= 1'd0;
VAR71 <= 1'd0;
VAR52 <= 1'd0;
VAR65 <= 1'd0;
end
else
begin
case (VAR34)
VAR18 :
begin
case (VAR94)
2'd1 :
begin
VAR34 <= VAR103;
VAR51 <= VAR120;
VAR126 <= 1'd0;
VAR124 <= VAR124;
VAR55 <= VAR55;
VAR96 <= 3'd0;
VAR129 <= VAR129;
VAR26 <= VAR26;
VAR111 <= 1'd0;
VAR81 <= VAR81;
VAR93 <= 1'd0;
VAR71 <= 1'd0;
VAR52 <= 1'd0;
VAR65 <= 1'd0;
end
2'd2 :
begin
VAR34 <= VAR49;
VAR51 <= VAR51;
VAR126 <= 1'd0;
VAR124 <= VAR8;
VAR55 <= {VAR98, VAR55[17:6]};
VAR96 <= 3'd1;
VAR129 <= VAR75;
VAR26 <= VAR26;
VAR111 <= 1'd0;
VAR81 <= VAR81;
VAR93 <= 1'd0;
VAR71 <= VAR71;
VAR52 <= 1'd0;
VAR65 <= 1'd0;
end
2'd3 :
begin
VAR34 <= VAR49;
VAR51 <= VAR51;
VAR126 <= 1'd0;
VAR124 <= VAR8;
VAR55 <= {VAR98, VAR55[17:6]};
VAR96 <= 3'd1;
VAR129 <= VAR75;
VAR26 <= VAR26;
VAR111 <= 1'd0;
VAR81 <= VAR81;
VAR93 <= 1'd0;
VAR71 <= VAR71;
VAR52 <= 1'd0;
VAR65 <= 1'd0;
end
default :
begin
VAR34 <= VAR18;
VAR51 <= VAR51;
VAR126 <= 1'd0;
VAR124 <= VAR124;
VAR55 <= VAR55;
VAR96 <= 3'd0;
VAR129 <= VAR129;
VAR26 <= VAR26;
VAR111 <= 1'd0;
VAR81 <= VAR81;
VAR93 <= 1'd0;
VAR71 <= VAR71;
VAR52 <= 1'd0;
VAR65 <= 1'd0;
end
endcase
end
VAR103 :
begin
VAR34 <= (VAR79 ? VAR112 : VAR103);
VAR51 <= VAR120;
VAR126 <= 1'd1;
VAR124 <= VAR124;
VAR55 <= VAR55;
VAR96 <= 3'd0;
VAR129 <= VAR129;
VAR26 <= VAR26;
VAR111 <= 1'd0;
VAR81 <= VAR81;
VAR93 <= 1'd0;
VAR71 <= VAR71;
VAR52 <= 1'd0;
VAR65 <= 1'd0;
end
VAR49 :
begin
VAR34 <= ((VAR96 == 3'd2) ? VAR46 : VAR49);
VAR51 <= VAR51;
VAR126 <= 1'd0;
VAR124 <= VAR8;
VAR55 <= {VAR98, VAR55[17:6]};
VAR96 <= VAR96 + 2'd1;
VAR129 <= VAR129;
VAR26 <= VAR26;
VAR111 <= 1'd0;
VAR81 <= VAR81;
VAR93 <= 1'd1;
VAR71 <= VAR71;
VAR52 <= 1'd0;
VAR65 <= 1'd0;
end
VAR46 :
begin
VAR34 <= ((VAR96 == 3'd7) ? VAR139 : VAR46);
VAR51 <= VAR51;
VAR126 <= 1'd0;
VAR124 <= VAR124;
VAR55 <= VAR55;
VAR96 <= VAR96 + 2'd1;
VAR129 <= VAR129;
VAR26 <= ((VAR96 == 3'd7) ? VAR75 : VAR26);
VAR111 <= 1'd0;
VAR81 <= VAR81;
VAR93 <= 1'd1;
VAR71 <= VAR71;
VAR52 <= 1'd0;
VAR65 <= 1'd0;
end
VAR139 :
begin
VAR51 <= VAR51;
VAR126 <= 1'd0;
VAR124 <= VAR124;
VAR55 <= VAR55;
VAR96 <= 3'd0;
VAR129 <= VAR129;
VAR26 <= VAR26;
if (VAR9)
begin
VAR34 <= VAR112;
VAR111 <= 1'd0;
VAR81 <= VAR67 ? {14'd0, VAR59[3:0]} : VAR59;
VAR93 <= VAR67;
VAR71 <= VAR47 || VAR71;
VAR52 <= VAR47 || VAR71;
VAR65 <= 1'd1;
end
else
begin
VAR34 <= VAR139;
VAR111 <= 1'd1;
VAR81 <= VAR81;
VAR93 <= 1'd0;
VAR71 <= VAR71;
VAR52 <= 1'd0;
VAR65 <= 1'd0;
end
end
VAR112 :
begin
VAR34 <= ((VAR94 == 2'd0) ? VAR18 : VAR112);
VAR51 <= VAR51;
VAR126 <= 1'd0;
VAR124 <= VAR124;
VAR55 <= VAR55;
VAR96 <= 3'd0;
VAR129 <= VAR129;
VAR26 <= VAR26;
VAR111 <= 1'd0;
VAR81 <= VAR81;
VAR93 <= VAR93;
VAR71 <= VAR71;
VAR52 <= VAR52;
VAR65 <= 1'd1;
end
default :
begin
VAR34 <= VAR18;
VAR51 <= 3'd0;
VAR126 <= 1'd0;
VAR124 <= 4'd0;
VAR55 <= 18'd0;
VAR96 <= 3'd0;
VAR129 <= 6'd0;
VAR26 <= 6'd0;
VAR111 <= 1'd0;
VAR81 <= 18'd0;
VAR93 <= 1'd0;
VAR71 <= 1'd0;
VAR52 <= 1'd0;
VAR65 <= 1'd0;
end
endcase
end
end
VAR12 #
(
.VAR77 (VAR77),
.VAR106 (VAR106),
.VAR53 (VAR53)
)
VAR108
(
.VAR36 (VAR17),
.VAR44 (VAR92),
.VAR33 (VAR94),
.VAR24 (VAR129),
.VAR110 (VAR26),
.VAR114 (VAR51),
.VAR19 (VAR126),
.VAR130 (VAR124),
.VAR15 (VAR55),
.VAR138 (VAR111),
.VAR128 (VAR79),
.VAR135 (VAR59),
.VAR31 (VAR9),
.VAR43 (VAR67),
.VAR118 (VAR47)
);
assign VAR99 = VAR3[0];
assign VAR35 = VAR123 ? VAR3[ 4: 0] : 5'h00;
assign VAR85 = VAR123 ? VAR3[12: 6] : 7'h00;
assign VAR136 = VAR123 ? VAR3[17:13] : 5'h00;
assign VAR6 = {1'd0, VAR3[18:14], VAR3[12:7], 1'd0, VAR3[5:1]}; assign VAR80 = VAR78;
assign VAR38 = VAR102;
assign VAR113 = VAR101 ? VAR107 : VAR81;
assign VAR91 = VAR101 ? VAR23 : VAR93;
assign VAR137 = VAR52;
assign VAR105 = VAR65;
assign VAR70 = VAR34;
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hdll
|
cells/nand2b/sky130_fd_sc_hdll__nand2b_1.v
| 2,163 |
module MODULE1 (
VAR3 ,
VAR1 ,
VAR4 ,
VAR6,
VAR8,
VAR2 ,
VAR5
);
output VAR3 ;
input VAR1 ;
input VAR4 ;
input VAR6;
input VAR8;
input VAR2 ;
input VAR5 ;
VAR7 VAR9 (
.VAR3(VAR3),
.VAR1(VAR1),
.VAR4(VAR4),
.VAR6(VAR6),
.VAR8(VAR8),
.VAR2(VAR2),
.VAR5(VAR5)
);
endmodule
module MODULE1 (
VAR3 ,
VAR1,
VAR4
);
output VAR3 ;
input VAR1;
input VAR4 ;
supply1 VAR6;
supply0 VAR8;
supply1 VAR2 ;
supply0 VAR5 ;
VAR7 VAR9 (
.VAR3(VAR3),
.VAR1(VAR1),
.VAR4(VAR4)
);
endmodule
|
apache-2.0
|
subleleks/hardware
|
mem.v
| 7,168 |
module MODULE1 (
address,
VAR49,
VAR22,
VAR7,
VAR51);
input [12:0] address;
input VAR49;
input [31:0] VAR22;
input VAR7;
output [31:0] VAR51;
tri1 VAR49;
wire [31:0] VAR54;
wire [31:0] VAR51 = VAR54[31:0];
VAR5 VAR47 (
.VAR1 (address),
.VAR12 (VAR49),
.VAR8 (VAR22),
.VAR11 (VAR7),
.VAR41 (VAR54),
.VAR20 (1'b0),
.VAR9 (1'b0),
.VAR45 (1'b1),
.VAR23 (1'b0),
.VAR43 (1'b0),
.VAR32 (1'b1),
.VAR52 (1'b1),
.VAR19 (1'b1),
.VAR14 (1'b1),
.VAR46 (1'b1),
.VAR10 (1'b1),
.VAR38 (1'b1),
.VAR30 (1'b1),
.VAR28 (),
.VAR17 (),
.VAR24 (1'b1),
.VAR27 (1'b1),
.VAR34 (1'b0));
VAR47.VAR50 = "VAR31",
VAR47.VAR6 = "VAR31",
VAR47.VAR29 = "VAR37 VAR13 VAR35",
VAR47.VAR18 = "VAR25=VAR53,VAR55=MODULE1",
VAR47.VAR26 = "VAR5",
VAR47.VAR44 = 8192,
VAR47.VAR21 = "VAR56",
VAR47.VAR42 = "VAR15",
VAR47.VAR16 = "VAR4",
VAR47.VAR40 = "VAR39",
VAR47.VAR2 = "VAR3",
VAR47.VAR36 = 13,
VAR47.VAR33 = 32,
VAR47.VAR48 = 1;
endmodule
|
mit
|
xuefei1/ElectronicEngineControl
|
niosII_system/synthesis/submodules/niosII_system_nios2_0_jtag_debug_module_tck.v
| 8,395 |
module MODULE1 (
VAR36,
VAR20,
VAR30,
VAR27,
VAR29,
VAR21,
VAR40,
VAR7,
VAR6,
VAR28,
VAR4,
VAR9,
VAR11,
VAR24,
VAR33,
VAR2,
VAR3,
VAR12,
VAR13,
VAR10,
VAR18,
VAR25,
VAR19,
VAR8,
VAR5,
VAR32,
VAR31,
VAR1,
VAR26,
VAR22,
VAR39
)
;
output [ 1: 0] VAR31;
output VAR1;
output [ 37: 0] VAR26;
output VAR22;
output VAR39;
input [ 31: 0] VAR36;
input [ 31: 0] VAR20;
input VAR30;
input VAR27;
input VAR29;
input VAR21;
input VAR40;
input [ 1: 0] VAR7;
input VAR6;
input VAR28;
input VAR4;
input VAR9;
input VAR11;
input VAR24;
input VAR33;
input VAR2;
input [ 35: 0] VAR3;
input VAR12;
input [ 6: 0] VAR13;
input VAR10;
input VAR18;
input VAR25;
input VAR19;
input VAR8;
input VAR5;
input VAR32;
reg [ 2: 0] VAR14 ;
wire VAR23;
reg [ 1: 0] VAR31;
wire VAR1;
wire VAR37;
reg [ 37: 0] VAR26 ;
wire VAR22;
wire VAR39;
wire VAR17;
wire VAR38;
always @(posedge VAR24)
begin
if (VAR8)
case (VAR7)
2'b00: begin
VAR26[35] <= VAR23;
VAR26[34] <= VAR28;
VAR26[33] <= VAR11;
VAR26[32 : 1] <= VAR36;
VAR26[0] <= VAR37;
end
2'b01: begin
VAR26[35 : 0] <= VAR3;
VAR26[37] <= VAR12;
VAR26[36] <= VAR2;
end
2'b10: begin
VAR26[37] <= VAR19;
VAR26[36] <= VAR21;
VAR26[35] <= VAR29;
VAR26[34] <= VAR27;
VAR26[33] <= VAR30;
VAR26[32 : 1] <= VAR20;
VAR26[0] <= VAR25;
end
2'b11: begin
VAR26[15 : 12] <= 1'b0;
VAR26[11 : 2] <= VAR13;
VAR26[1] <= VAR18;
VAR26[0] <= VAR10;
end
endcase if (VAR5)
case (VAR14)
3'b000: begin
VAR26 <= {VAR33, VAR26[37 : 2], VAR33};
end
3'b001: begin
VAR26 <= {VAR33, VAR26[37 : 9], VAR33, VAR26[7 : 1]};
end
3'b010: begin
VAR26 <= {VAR33, VAR26[37 : 17], VAR33, VAR26[15 : 1]};
end
3'b011: begin
VAR26 <= {VAR33, VAR26[37 : 33], VAR33, VAR26[31 : 1]};
end
3'b100: begin
VAR26 <= {VAR33, VAR26[37], VAR33, VAR26[35 : 1]};
end
3'b101: begin
VAR26 <= {VAR33, VAR26[37 : 1]};
end
default: begin
VAR26 <= {VAR33, VAR26[37 : 2], VAR33};
end
endcase if (VAR32)
case (VAR7)
2'b00: begin
VAR14 <= 3'b100;
end
2'b01: begin
VAR14 <= 3'b101;
end
2'b10: begin
VAR14 <= 3'b101;
end
2'b11: begin
VAR14 <= 3'b010;
end
endcase end
assign VAR39 = VAR26[0];
assign VAR22 = VAR6;
assign VAR17 = VAR1;
VAR34 VAR16
(
.clk (VAR24),
.din (VAR40),
.dout (VAR23),
.VAR9 (VAR17)
);
assign VAR38 = VAR1;
VAR34 VAR15
(
.clk (VAR24),
.din (VAR4),
.dout (VAR37),
.VAR9 (VAR38)
);
always @(posedge VAR24 or negedge VAR1)
begin
if (VAR1 == 0)
VAR31 <= 2'b0;
end
else
VAR31 <= {VAR23, VAR37};
end
assign VAR1 = VAR9;
endmodule
|
apache-2.0
|
esonghori/TinyGarble
|
circuit_synthesis/mips/Mult.v
| 1,368 |
module MODULE1
(
clk,
rst,
VAR9,
VAR11,
VAR4,
VAR8
);
input clk;
input rst;
input [31:0] VAR9;
input [31:0] VAR11;
input [3:0] VAR4;
output reg [31:0] VAR8;
reg[31:0] VAR2,VAR5;
reg VAR7,VAR3;
reg[2:0] VAR6;
wire signed[31:0] VAR10,VAR1;
assign VAR10=VAR9;
assign VAR1=VAR11;
always@(*)
begin
VAR8<=0;
VAR7<=0;
VAR3<=0;
VAR6<=0;
case(VAR4)
VAR8<=0;
VAR8<=VAR5;
VAR8<=VAR2;
VAR7<=1;
VAR3<=1;
VAR6<=1;
VAR6<=2;
VAR6<=3;
VAR6<=4;
endcase
end
always@(posedge clk or posedge rst)
begin
if(rst)
begin
VAR2<=0;
VAR5<=0;
end
else if(VAR6==0)
begin
if(VAR7)
VAR5<=VAR9;
if(VAR3)
VAR2<=VAR9;
end
else if(VAR6==1) {VAR2,VAR5}<=VAR9*VAR11;
end
else if(VAR6==2) {VAR2,VAR5}<=VAR10*VAR1;
else if(VAR6==3) begin
if(VAR11!=32'b0)
begin
VAR5<=32'b0; VAR2<=32'b0; end
end
else if(VAR6==4) begin
if(VAR1!=32'b0)
begin
VAR5<=32'b0; VAR2<=32'b0; end
end
end
endmodule
|
gpl-3.0
|
joaocarlos/udlx-verilog
|
rtl/write_back/write_back.v
| 2,455 |
module MODULE1
parameter VAR5 = 32,
parameter VAR14 = 5
)
(
input [VAR5-1:0] VAR4,
input [VAR5-1:0] VAR9,
input [VAR5-1:0] VAR16,
input [VAR14-1:0] VAR3,
input [VAR14-1:0] VAR10,
input VAR7,
input VAR6,
input VAR15,
output [VAR14-1:0] VAR11,
output [VAR14-1:0] VAR8,
output [VAR5-1:0] VAR12,
output [VAR5-1:0] VAR2,
output VAR1,
output VAR13
);
assign VAR12 = VAR15?VAR4:VAR9;
assign VAR2 = VAR16;
assign VAR1 = VAR7;
assign VAR13 = VAR6;
assign VAR11 = VAR3;
assign VAR8 = VAR10;
endmodule
|
lgpl-3.0
|
alexforencich/hdg2000
|
fpga/lib/wb/rtl/wb_reg.v
| 4,971 |
module MODULE1 #
(
parameter VAR19 = 32, parameter VAR22 = 32, parameter VAR13 = (VAR19/8) )
(
input wire clk,
input wire rst,
input wire [VAR22-1:0] VAR1, input wire [VAR19-1:0] VAR18, output wire [VAR19-1:0] VAR23, input wire VAR27, input wire [VAR13-1:0] VAR2, input wire VAR31, output wire VAR28, output wire VAR14, output wire VAR7, input wire VAR17,
output wire [VAR22-1:0] VAR8, input wire [VAR19-1:0] VAR6, output wire [VAR19-1:0] VAR30, output wire VAR16, output wire [VAR13-1:0] VAR21, output wire VAR15, input wire VAR3, input wire VAR26, input wire VAR10, output wire VAR29 );
reg [VAR19-1:0] VAR20 = 0;
reg VAR12 = 0;
reg VAR24 = 0;
reg VAR5 = 0;
reg [VAR22-1:0] VAR32 = 0;
reg [VAR19-1:0] VAR25 = 0;
reg VAR11 = 0;
reg [VAR13-1:0] VAR4 = 0;
reg VAR33 = 0;
reg VAR9 = 0;
assign VAR23 = VAR20;
assign VAR28 = VAR12;
assign VAR14 = VAR24;
assign VAR7 = VAR5;
assign VAR8 = VAR32;
assign VAR30 = VAR25;
assign VAR16 = VAR11;
assign VAR21 = VAR4;
assign VAR15 = VAR33;
assign VAR29 = VAR9;
always @(posedge clk) begin
if (rst) begin
VAR20 <= 0;
VAR12 <= 0;
VAR24 <= 0;
VAR5 <= 0;
VAR32 <= 0;
VAR25 <= 0;
VAR11 <= 0;
VAR4 <= 0;
VAR33 <= 0;
VAR9 <= 0;
end else begin
if (VAR9 & VAR33) begin
if (VAR3 | VAR26 | VAR10) begin
VAR20 <= VAR6;
VAR12 <= VAR3;
VAR24 <= VAR26;
VAR5 <= VAR10;
VAR11 <= 0;
VAR33 <= 0;
end
end else begin
VAR20 <= 0;
VAR12 <= 0;
VAR24 <= 0;
VAR5 <= 0;
VAR32 <= VAR1;
VAR25 <= VAR18;
VAR11 <= VAR27 & ~(VAR28 | VAR14 | VAR7);
VAR4 <= VAR2;
VAR33 <= VAR31 & ~(VAR28 | VAR14 | VAR7);
VAR9 <= VAR17;
end
end
end
endmodule
|
mit
|
hwstar/bdcmotor
|
pwm8.v
| 6,483 |
module MODULE4(
output [7:0] VAR14,
input clk,
input VAR22);
reg [7:0] counter = 0;
assign VAR14 = counter;
always @(posedge clk) begin
if(VAR22) begin
counter <= counter + 1;
end
end
endmodule
module MODULE3(
output [7:0] VAR10,
input clk,
input VAR5,
input [7:0] VAR6);
reg [7:0] VAR28 = 8'h00;
assign VAR10 = VAR28;
always@(posedge clk) begin
if(VAR5) begin
VAR28 <= VAR6;
end
end
endmodule
module MODULE2(
output VAR7,
input clk,
input VAR26,
input [7:0] VAR14,
input [7:0] VAR10);
reg VAR12 = 0;
reg [7:0] VAR8 = 0;
reg [7:0] VAR1;
assign VAR7 = VAR12;
always@(posedge clk) begin
if(VAR14 == 8'hff) begin
VAR8 = VAR1;
VAR12 = 1;
end
else begin
if((VAR26 == 1) || (VAR14 == VAR8)) begin
VAR12 = 0;
end
end
end
always @ begin
VAR1 <= VAR10;
end
endmodule
module MODULE5(
input clk,
input VAR16,
input VAR21,
input VAR11,
output [1:0] VAR13,
output [3:0] VAR9);
reg [1:0] VAR4;
reg [1:0] VAR23;
reg [3:0] VAR2;
reg [2:0] counter = 0;
reg [2:0] VAR19 = 2'b00;
assign VAR9 = VAR2;
assign VAR13 = VAR23;
always @(*) begin
case(VAR23)
2'b00:
VAR2 <= 4'b0000;
2'b01:
VAR2 <= 4'b0110;
2'b10:
VAR2 <= 4'b1001;
2'b11:
VAR2 <= 4'b0101;
default:
VAR2 <= 4'VAR20;
endcase
if(VAR21) begin
if(VAR11) begin
VAR4[0] <= VAR16;
VAR4[1] <= ~VAR16;
end
else begin
VAR4[0] <= 1;
VAR4[1] <= 1;
end
end
else begin
if(VAR11) begin
VAR4[0] <= 0;
VAR4[1] <= 0;
end
else begin
VAR4[0] <= 1;
VAR4[1] <= 1;
end
end
VAR23[0] <= VAR18[0];
VAR23[1] <= VAR18[1];
if(counter != 7) begin
VAR23[0] <= 0;
VAR23[1] <= 0;
end
else begin
VAR23[0] <= VAR19[0];
VAR23[1] <= VAR19[1];
end
end
always @(posedge clk) begin
if(counter != 7)
counter <= counter + 1;
end
else if(VAR4 != VAR19) begin
counter <= 0;
VAR19 <= VAR4;
end
end
endmodule
module MODULE1(
output [1:0] VAR13,
output [3:0] VAR9,
input clk,
input VAR22,
input VAR5,
input VAR24,
input VAR21,
input VAR11,
input VAR26,
input [7:0] VAR6);
wire [7:0] VAR14;
wire [7:0] VAR10;
wire VAR7;
wire VAR17;
MODULE3 MODULE2(
.clk(clk),
.VAR5(VAR5),
.VAR6(VAR6),
.VAR10(VAR10));
MODULE4 MODULE3(
.clk(clk),
.VAR22(VAR22),
.VAR14(VAR14));
MODULE2 MODULE4(
.clk(clk),
.VAR26(VAR26),
.VAR14(VAR14),
.VAR10(VAR10),
.VAR7(VAR7));
MODULE5 MODULE1(
.clk(clk),
.VAR16(VAR17),
.VAR21(VAR21),
.VAR11(VAR11),
.VAR13(VAR13),
.VAR9(VAR9));
assign VAR17 = (VAR7 ^ VAR24);
endmodule
|
gpl-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/clkinv/sky130_fd_sc_lp__clkinv_lp.v
| 2,044 |
module MODULE1 (
VAR4 ,
VAR6 ,
VAR3,
VAR2,
VAR1 ,
VAR5
);
output VAR4 ;
input VAR6 ;
input VAR3;
input VAR2;
input VAR1 ;
input VAR5 ;
VAR8 VAR7 (
.VAR4(VAR4),
.VAR6(VAR6),
.VAR3(VAR3),
.VAR2(VAR2),
.VAR1(VAR1),
.VAR5(VAR5)
);
endmodule
module MODULE1 (
VAR4,
VAR6
);
output VAR4;
input VAR6;
supply1 VAR3;
supply0 VAR2;
supply1 VAR1 ;
supply0 VAR5 ;
VAR8 VAR7 (
.VAR4(VAR4),
.VAR6(VAR6)
);
endmodule
|
apache-2.0
|
google/skywater-pdk-libs-sky130_fd_sc_hd
|
cells/o311ai/sky130_fd_sc_hd__o311ai.pp.blackbox.v
| 1,414 |
module MODULE1 (
VAR5 ,
VAR2 ,
VAR7 ,
VAR1 ,
VAR8 ,
VAR4 ,
VAR3,
VAR6,
VAR10 ,
VAR9
);
output VAR5 ;
input VAR2 ;
input VAR7 ;
input VAR1 ;
input VAR8 ;
input VAR4 ;
input VAR3;
input VAR6;
input VAR10 ;
input VAR9 ;
endmodule
|
apache-2.0
|
sergev/vak-opensource
|
hardware/s3esk-openrisc/or1200/or1200_top.v
| 26,563 |
module MODULE1(
VAR203, VAR66, VAR309, VAR400,
VAR69, VAR37, VAR128, VAR311, VAR275, VAR125,
VAR162, VAR198, VAR280, VAR22, VAR334, VAR6,
VAR337,
VAR243, VAR340,
VAR287, VAR224, VAR210, VAR64, VAR62, VAR326,
VAR123, VAR86, VAR202, VAR346, VAR291, VAR83,
VAR399,
VAR137, VAR145,
VAR251, VAR25, VAR368, VAR161, VAR279, VAR139,
VAR88, VAR250, VAR119, VAR23, VAR180, VAR159,
VAR176, VAR196, VAR352,
VAR324,
VAR265, VAR239, VAR200, VAR142,
VAR249, VAR360, VAR99, VAR351, VAR390
);
parameter VAR371 = VAR302;
parameter VAR164 = VAR302;
parameter VAR63 = VAR398;
input VAR203;
input VAR66;
input [1:0] VAR400; input [VAR63-1:0] VAR309;
input VAR69; input VAR37; input VAR128; input VAR311; input VAR275; input [VAR371-1:0] VAR125; output VAR162; output [VAR164-1:0] VAR198; output VAR280; output VAR22; output [3:0] VAR334; output [VAR371-1:0] VAR6; VAR85 VAR82
output VAR337; VAR297
output [2:0] VAR243; output [1:0] VAR340; VAR297
input VAR287; input VAR224; input VAR210; input VAR64; input VAR62; input [VAR371-1:0] VAR326; output VAR123; output [VAR164-1:0] VAR86; output VAR202; output VAR346; output [3:0] VAR291; output [VAR371-1:0] VAR83; VAR85 VAR82
output VAR399; VAR297
output [2:0] VAR137; output [1:0] VAR145; VAR297
input VAR251; input VAR25; output [3:0] VAR368; output [1:0] VAR161; output [10:0] VAR279; output VAR139; input VAR88; input VAR250; input [VAR164-1:0] VAR119; input [VAR371-1:0] VAR23; output [VAR371-1:0] VAR180; output VAR159;
input VAR176;
input [VAR268 - 1:0] VAR352;
output VAR196;
input VAR324;
output [3:0] VAR265;
output VAR239;
output VAR200;
output VAR142;
output VAR249;
output VAR360;
output VAR99;
output VAR351;
output VAR390;
wire [VAR371-1:0] VAR394;
wire [VAR164-1:0] VAR74;
wire VAR255;
wire VAR403;
wire VAR209;
wire [3:0] VAR318;
wire VAR217;
wire [VAR371-1:0] VAR153;
wire VAR67;
wire VAR148;
wire [VAR371-1:0] VAR144;
wire [VAR164-1:0] VAR205;
wire VAR201;
wire VAR238;
wire VAR192;
wire [3:0] VAR278;
wire VAR299;
wire [VAR371-1:0] VAR317;
wire VAR89;
wire VAR174;
wire [VAR371-1:0] VAR354;
wire [VAR164-1:0] VAR270;
wire VAR182;
wire VAR120;
wire VAR169;
wire [3:0] VAR186;
wire [3:0] VAR359;
wire VAR71;
wire [VAR371-1:0] VAR397;
wire VAR304;
wire VAR193;
wire [3:0] VAR28;
wire VAR387;
wire [VAR164-1:0] VAR215;
wire [VAR371-1:0] VAR344;
wire [31:0] VAR244;
wire VAR214;
wire VAR332;
wire [31:0] VAR57;
wire VAR303;
wire [3:0] VAR155;
wire [VAR164-1:0] VAR133;
wire VAR322;
wire VAR118;
wire VAR53;
wire [31:0] VAR87;
wire VAR389;
wire VAR293;
wire [3:0] VAR233;
wire [3:0] VAR356;
wire [31:0] VAR30;
wire [31:0] VAR267;
wire VAR319;
wire VAR328;
wire VAR122;
wire [3:0] VAR109;
wire VAR35;
wire [31:0] VAR314;
wire VAR236;
wire [31:0] VAR281;
wire VAR342;
wire [3:0] VAR170;
wire [3:0] VAR380;
wire [31:0] VAR173;
wire VAR166;
wire [31:0] VAR181;
wire VAR242;
wire [3:0] VAR345;
wire VAR70;
wire [VAR164-1:0] VAR212;
wire VAR11;
wire VAR147;
wire [3:0] VAR285;
wire VAR211;
wire VAR331;
wire [VAR164-1:0] VAR341;
wire VAR259;
wire VAR177;
wire [3:0] VAR252;
wire VAR316;
wire VAR305;
wire [31:0] VAR73;
wire VAR386;
wire [VAR164-1:0] VAR127;
wire VAR216;
wire VAR14;
wire [3:0] VAR225;
wire VAR307;
wire VAR222;
wire [31:0] VAR290;
wire [31:0] VAR393;
wire VAR286;
wire [3:0] VAR355;
wire VAR81;
wire [VAR371-1:0] VAR96;
wire VAR312;
wire VAR370;
wire [VAR371-1:0] VAR364;
wire [VAR371-1:0] VAR274;
wire VAR361;
wire [VAR371-1:0] VAR32;
wire VAR129;
wire [VAR371-1:0] VAR72;
wire [VAR371-1:0] VAR2;
wire VAR220;
wire VAR42;
wire [12:0] VAR402;
wire [VAR141-1:0] VAR245;
wire [VAR371-1:0] VAR48;
wire VAR47;
wire VAR246;
wire [31:0] VAR231;
wire [31:0] VAR284;
wire [VAR167-1:0] VAR52;
wire [31:0] VAR10;
wire [31:0] VAR366;
wire VAR190;
wire VAR151;
wire VAR362;
wire VAR100;
wire VAR241;
wire VAR391 = VAR176;
wire VAR187 = VAR190;
wire VAR111 = VAR151;
wire VAR130 = VAR241;
wire VAR253 = VAR362;
assign VAR196 = VAR100;
wire [3:0] VAR17;
wire [3:0] VAR323;
wire [3:0] VAR49;
VAR266 VAR221(
.clk(VAR203),
.rst(VAR66),
.VAR226(VAR400),
.VAR60(VAR69),
.VAR126(VAR37),
.VAR333(VAR128),
.VAR289(VAR311),
.VAR357(VAR275),
.VAR163(VAR125),
.VAR336(VAR162),
.VAR1(VAR198),
.VAR363(VAR280),
.VAR33(VAR22),
.VAR90(VAR334),
.VAR365(VAR6),
.VAR106(VAR337),
.VAR43(VAR243),
.VAR4(VAR340),
.VAR264(VAR354),
.VAR282(VAR270),
.VAR395(VAR182),
.VAR20(VAR120),
.VAR335(VAR169),
.VAR136(VAR186),
.VAR56(VAR71),
.VAR262(VAR397),
.VAR227(VAR304),
.VAR358(VAR193)
);
VAR263 VAR374(
.clk(VAR203),
.rst(VAR66),
.VAR226(VAR400),
.VAR60(VAR287),
.VAR126(VAR224),
.VAR333(VAR210),
.VAR289(VAR64),
.VAR357(VAR62),
.VAR163(VAR326),
.VAR336(VAR123),
.VAR1(VAR86),
.VAR363(VAR202),
.VAR33(VAR346),
.VAR90(VAR291),
.VAR365(VAR83),
.VAR106(VAR399),
.VAR43(VAR137),
.VAR4(VAR145),
.VAR264(VAR144),
.VAR282(VAR205),
.VAR395(VAR201),
.VAR20(VAR238),
.VAR335(VAR192),
.VAR136(VAR278),
.VAR56(VAR299),
.VAR262(VAR317),
.VAR227(VAR89),
.VAR358(VAR174)
);
VAR41 VAR41(
.clk(VAR203),
.rst(VAR66),
.VAR176(VAR391),
.VAR196(VAR190),
.VAR352(VAR352),
.VAR236(VAR236),
.VAR35(VAR35),
.VAR387(VAR387),
.VAR260(VAR281),
.VAR310(VAR342),
.VAR15(VAR181),
.VAR348(VAR345),
.VAR315(VAR70),
.VAR18(VAR242),
.VAR244(VAR244[VAR91]),
.VAR189(VAR214),
.VAR215(VAR215),
.VAR8(VAR344),
.VAR7(VAR314),
.VAR338(VAR11),
.VAR218(VAR147),
.VAR102(VAR285),
.VAR388(VAR212),
.VAR347(VAR211),
.VAR277(VAR331)
);
VAR204 VAR204(
.clk(VAR203),
.rst(VAR66),
.VAR176(VAR187),
.VAR196(VAR151),
.VAR352(VAR352),
.VAR236(VAR236),
.VAR157(VAR341),
.VAR171(VAR316),
.VAR76(VAR305),
.VAR300(VAR17),
.VAR197(VAR323),
.VAR330(VAR73),
.VAR143(VAR386),
.VAR29(VAR259),
.VAR375(VAR177),
.VAR58(VAR252),
.VAR244(VAR244[VAR343]),
.VAR189(VAR214),
.VAR8(VAR344),
.VAR27(VAR354),
.VAR59(VAR270),
.VAR124(VAR182),
.VAR68(VAR120),
.VAR38(VAR169),
.VAR116(VAR186),
.VAR195(VAR71),
.VAR114(VAR397),
.VAR40(VAR304),
.VAR379(VAR193)
);
VAR392 VAR392(
.clk(VAR203),
.rst(VAR66),
.VAR236(VAR236),
.VAR15(VAR281),
.VAR36(VAR342),
.VAR107(VAR170),
.VAR348(VAR380),
.VAR175(VAR173),
.VAR401(VAR166),
.VAR385(VAR70),
.VAR260(VAR181),
.VAR183(VAR242),
.VAR154(VAR345),
.VAR246(VAR246),
.VAR231(VAR231),
.VAR284(VAR284),
.VAR52(VAR52),
.VAR129(VAR129),
.VAR72(VAR72),
.VAR2(VAR2),
.VAR220(VAR220),
.VAR42(VAR42),
.VAR245(VAR245),
.VAR402(VAR402),
.VAR48(VAR48),
.VAR47(VAR47),
.VAR366(VAR366),
.VAR35(VAR35),
.VAR53(VAR53),
.VAR158(VAR87),
.VAR115(VAR389),
.VAR77(VAR293),
.VAR108(VAR233),
.VAR298(VAR356),
.VAR5(VAR30),
.VAR199(VAR267),
.VAR138(VAR319),
.VAR31(VAR328),
.VAR150(VAR122),
.VAR308(VAR109),
.VAR332(VAR332),
.VAR370(VAR370),
.VAR361(VAR361),
.VAR387(VAR387),
.VAR215(VAR215),
.VAR344(VAR344),
.VAR96(VAR96),
.VAR274(VAR274),
.VAR364(VAR364),
.VAR57(VAR57),
.VAR314(VAR314),
.VAR32(VAR32),
.VAR10(VAR10),
.VAR244(VAR244),
.VAR214(VAR214)
);
VAR235 VAR235(
.clk(VAR203),
.rst(VAR66),
.VAR176(VAR130),
.VAR196(VAR362),
.VAR352(VAR352),
.VAR53(VAR53),
.VAR332(VAR332),
.VAR387(VAR387),
.VAR55(VAR87),
.VAR19(VAR389),
.VAR103(VAR293),
.VAR298(VAR109),
.VAR301(VAR122),
.VAR244(VAR244[VAR113]),
.VAR189(VAR214),
.VAR215(VAR215),
.VAR8(VAR344),
.VAR7(VAR57),
.VAR26(VAR303),
.VAR269(VAR155),
.VAR94(VAR133),
.VAR45(VAR322),
.VAR92(VAR118)
);
VAR39 VAR39(
.clk(VAR203),
.rst(VAR66),
.VAR176(VAR253),
.VAR196(VAR100),
.VAR352(VAR352),
.VAR53(VAR53),
.VAR101(VAR127),
.VAR172(VAR307),
.VAR247(VAR222),
.VAR219(VAR286),
.VAR232(VAR355),
.VAR46(VAR49),
.VAR256(VAR393),
.VAR339(VAR290),
.VAR79(VAR81),
.VAR234(VAR216),
.VAR50(VAR14),
.VAR377(VAR225),
.VAR244(VAR244[VAR372]),
.VAR189(VAR214),
.VAR8(VAR344),
.VAR327(VAR394),
.VAR84(VAR74),
.VAR140(VAR255),
.VAR93(VAR403),
.VAR223(VAR209),
.VAR321(VAR318),
.VAR229(VAR217),
.VAR248(VAR153),
.VAR9(VAR67),
.VAR261(VAR148)
);
VAR213 VAR213(
.clk(VAR203),
.rst(VAR66),
.VAR176(VAR111),
.VAR196(VAR241),
.VAR352(VAR352),
.VAR149(VAR212),
.VAR367(VAR211),
.VAR188(VAR331),
.VAR3(VAR170),
.VAR110(VAR380),
.VAR313(VAR173),
.VAR353(VAR166),
.VAR325(VAR11),
.VAR369(VAR147),
.VAR97(VAR285),
.VAR350(VAR341),
.VAR80(VAR316),
.VAR168(VAR305),
.VAR105(VAR17),
.VAR58(VAR323),
.VAR78(VAR73),
.VAR51(VAR386),
.VAR383(VAR259),
.VAR208(VAR177),
.VAR197(VAR252),
.VAR13(VAR133),
.VAR306(VAR322),
.VAR240(VAR118),
.VAR381(VAR293),
.VAR271(VAR233),
.VAR273(VAR356),
.VAR296(VAR30),
.VAR254(VAR267),
.VAR378(VAR319),
.VAR292(VAR328),
.VAR294(VAR303),
.VAR373(VAR155),
.VAR206(VAR127),
.VAR272(VAR307),
.VAR376(VAR222),
.VAR95(VAR286),
.VAR258(VAR355),
.VAR377(VAR49),
.VAR339(VAR393),
.VAR256(VAR290),
.VAR54(VAR81),
.VAR257(VAR216),
.VAR65(VAR14),
.VAR46(VAR225)
);
VAR283 VAR283(
.clk(VAR203),
.rst(VAR66),
.VAR248(VAR394),
.VAR228(VAR74),
.VAR276(VAR255),
.VAR132(VAR403),
.VAR288(VAR209),
.VAR12(VAR318),
.VAR75(VAR217),
.VAR327(VAR153),
.VAR44(VAR67),
.VAR295(VAR148),
.VAR156(VAR144),
.VAR207(VAR205),
.VAR194(VAR201),
.VAR160(VAR238),
.VAR146(VAR192),
.VAR382(VAR278),
.VAR396(VAR299),
.VAR21(VAR317),
.VAR104(VAR89),
.VAR230(VAR174)
);
VAR185 VAR185(
.clk(VAR203),
.rst(VAR66),
.VAR19(VAR389),
.VAR103(VAR293),
.VAR55(VAR87),
.VAR237(VAR30),
.VAR98(VAR267),
.VAR310(VAR342),
.VAR246(VAR246),
.VAR52(VAR52),
.VAR231(VAR231),
.VAR284(VAR284),
.VAR245(VAR245),
.VAR10(VAR10),
.VAR366(VAR366),
.VAR129(VAR129),
.VAR72(VAR72),
.VAR34(VAR48),
.VAR179(VAR2),
.VAR220(VAR220),
.VAR42(VAR42),
.VAR402(VAR402),
.VAR47(VAR47),
.VAR244(VAR244[VAR61]),
.VAR189(VAR214),
.VAR215(VAR215),
.VAR8(VAR344),
.VAR7(VAR32),
.VAR251(VAR251),
.VAR25(VAR25),
.VAR368(VAR368),
.VAR161(VAR161),
.VAR279(VAR279),
.VAR139(VAR139),
.VAR88(VAR88),
.VAR250(VAR250),
.VAR119(VAR119),
.VAR23(VAR23),
.VAR180(VAR180),
.VAR159(VAR159)
);
VAR135 VAR135(
.clk(VAR203),
.rst(VAR66),
.VAR244(VAR244[VAR165]),
.VAR189(VAR214),
.VAR215(VAR215),
.VAR8(VAR344),
.VAR7(VAR96),
.VAR312(VAR312),
.VAR134(VAR370),
.VAR329(VAR309)
);
VAR349 VAR349(
.clk(VAR203),
.rst(VAR66),
.VAR129(VAR129),
.VAR244(VAR244[VAR16]),
.VAR189(VAR214),
.VAR215(VAR215),
.VAR8(VAR344),
.VAR7(VAR274),
.VAR134(VAR361)
);
VAR121 VAR121(
.clk(VAR203),
.rst(VAR66),
.VAR312(VAR312),
.VAR189(VAR214),
.VAR215(VAR215),
.VAR8(VAR344),
.VAR7(VAR364),
.VAR184(VAR324),
.VAR178(VAR265),
.VAR320(VAR239),
.VAR112(VAR200),
.VAR191(VAR142),
.VAR131(VAR249),
.VAR384(VAR360),
.VAR117(VAR99),
.VAR24(VAR351),
.VAR152(VAR390)
);
endmodule
|
apache-2.0
|
impedimentToProgress/ProbableCause
|
ddr2/cores/or1200/or1200_fpu_post_norm_addsub.v
| 9,602 |
module MODULE1
(
VAR49,
VAR4,
VAR36,
VAR22,
VAR34,
VAR12,
VAR30,
VAR17,
VAR26,
VAR41
);
parameter VAR31 = 32;
parameter VAR38 = 0; parameter VAR45 = 11; parameter VAR25 = 23;
parameter VAR21 = 8;
parameter VAR19 = 31'd0;
parameter VAR35 = 31'b1111111100000000000000000000000;
parameter VAR44 = 31'b1111111110000000000000000000000;
parameter VAR10 = 31'b1111111100000000000000000000001;
input VAR49;
input [VAR31-1:0] VAR4;
input [VAR31-1:0] VAR36;
input [VAR25+4:0] VAR22;
input [VAR21-1:0] VAR34;
input VAR12;
input VAR30;
input [1:0] VAR17;
output reg [VAR31-1:0] VAR26;
output reg VAR41;
wire [VAR31-1:0] VAR53;
wire [VAR31-1:0] VAR1;
wire [VAR25+4:0] VAR15;
wire [VAR21-1:0] VAR47;
wire VAR7;
wire VAR52;
wire [1:0] VAR28;
wire [VAR31-1:0] VAR13;
wire VAR11;
wire VAR42;
wire [5:0] VAR2;
reg [5:0] VAR8;
reg [5:0] VAR6;
wire VAR37, VAR16;
wire [9:0] VAR46;
reg [VAR21:0] VAR51;
wire [VAR21:0] VAR14;
wire [VAR21:0] VAR23;
reg [VAR25+4:0] VAR3;
wire [VAR25+4:0] VAR33;
wire [VAR25+4:0] VAR18;
wire VAR39;
wire VAR24;
wire VAR27;
wire VAR50;
wire VAR20, VAR43;
wire VAR40, VAR48, VAR32, VAR5, VAR29;
assign VAR53 = VAR4;
assign VAR1 = VAR36;
assign VAR15 = VAR22;
assign VAR47 = VAR34;
assign VAR7 = VAR12;
assign VAR52 = VAR30;
assign VAR28 = VAR17;
always @(posedge VAR49)
begin
VAR26 <= VAR13;
VAR41 <= VAR11;
end
assign VAR16 = VAR15[27];
reg [5:0] VAR9;
always @(VAR15)
casez(VAR15[26:0]) 27'b1??????????????????????????: VAR9 = 0;
27'b01?????????????????????????: VAR9 = 1;
27'b001????????????????????????: VAR9 = 2;
27'b0001???????????????????????: VAR9 = 3;
27'b00001??????????????????????: VAR9 = 4;
27'b000001?????????????????????: VAR9 = 5;
27'b0000001????????????????????: VAR9 = 6;
27'b00000001???????????????????: VAR9 = 7;
27'b000000001??????????????????: VAR9 = 8;
27'b0000000001?????????????????: VAR9 = 9;
27'b00000000001????????????????: VAR9 = 10;
27'b000000000001???????????????: VAR9 = 11;
27'b0000000000001??????????????: VAR9 = 12;
27'b00000000000001?????????????: VAR9 = 13;
27'b000000000000001????????????: VAR9 = 14;
27'b0000000000000001???????????: VAR9 = 15;
27'b00000000000000001??????????: VAR9 = 16;
27'b000000000000000001?????????: VAR9 = 17;
27'b0000000000000000001????????: VAR9 = 18;
27'b00000000000000000001???????: VAR9 = 19;
27'b000000000000000000001??????: VAR9 = 20;
27'b0000000000000000000001?????: VAR9 = 21;
27'b00000000000000000000001????: VAR9 = 22;
27'b000000000000000000000001???: VAR9 = 23;
27'b0000000000000000000000001??: VAR9 = 24;
27'b00000000000000000000000001?: VAR9 = 25;
27'b000000000000000000000000001: VAR9 = 26;
27'b000000000000000000000000000: VAR9 = 27;
endcase
assign VAR2 = VAR15[27] ? 0 : VAR9;
assign VAR46 = {2'd0,VAR47} + {9'd0,VAR16} - {4'd0,VAR2};
always @(posedge VAR49)
begin
if (VAR46[9] | !(|VAR46))
begin
VAR8 <= 0;
VAR51 <= 9'd1;
if (|VAR47)
VAR6 <= VAR47[5:0] - 6'd1;
end
else
VAR6 <= 0;
end
else if (VAR46[8])
begin
VAR8 <= 0;
VAR6 <= 0;
VAR51 <= 9'b011111111;
end
else
begin
VAR8 <= {5'd0,VAR16};
VAR6 <= VAR2;
VAR51 <= VAR46[8:0];
end end
always @(posedge VAR49)
if (|VAR8)
VAR3 <= VAR15 >> VAR8;
else
VAR3 <= VAR15 << VAR6;
assign VAR14 = (VAR3[27:26]==2'b00) ?
VAR51 - 9'd1 : VAR51;
assign VAR24 = VAR3[0] | (VAR15[0] & VAR15[27]);
assign VAR39 = VAR28==2'b00 ?
VAR3[2] & ((VAR3[1] | VAR24) |
VAR3[3]) :
VAR28==2'b10 ?
(VAR3[2] | VAR3[1] | VAR24) & !VAR7:
VAR28==2'b11 ?
(VAR3[2] | VAR3[1] | VAR24) & VAR7 :
0;
assign VAR18 = VAR39 ?
VAR3+28'b0000000000000000000000001000 :
VAR3;
assign VAR37 = VAR18[27];
assign VAR23 = (VAR37 & VAR14!=9'b011111111) ?
VAR14 + 9'b000000001 : VAR14;
assign VAR33 = VAR37 ? {1'b0,VAR18[27:1]} : VAR18;
assign VAR20 = &VAR53[30:23];
assign VAR43 = &VAR1[30:23];
assign VAR32 = VAR20 & (|VAR53[22:0]);
assign VAR5 = VAR43 & (|VAR1[22:0]);
assign VAR40 = VAR32 | VAR5;
assign VAR48 = (VAR20 & VAR43) &
(VAR53[31] ^ (VAR52 ^ VAR1[31]));
assign VAR29 = (VAR32 & VAR5) ? VAR7 :
VAR32 ?
VAR53[31] : VAR1[31];
assign VAR50 = (VAR8[0] & VAR15[0]) |
(VAR37 & VAR18[0]) | (|VAR33[2:0]);
assign VAR11 = (VAR50 | VAR42) & !(VAR20 | VAR43);
assign VAR42 = VAR23==9'b011111111 & !(VAR20 | VAR43);
assign VAR27 = VAR2==27 & !VAR15[27];
assign VAR13 = (VAR40 | VAR48) ?
{VAR29,VAR44} :
(VAR20 | VAR43) | VAR42 ?
{VAR7,VAR35} :
VAR27 ?
{VAR7,VAR19} :
{VAR7,VAR23[7:0],VAR33[25:3]};
endmodule
|
mit
|
google/skywater-pdk-libs-sky130_fd_sc_hs
|
cells/o21a/sky130_fd_sc_hs__o21a.functional.v
| 1,917 |
module MODULE1 (
VAR9,
VAR12,
VAR2 ,
VAR1 ,
VAR8 ,
VAR10
);
input VAR9;
input VAR12;
output VAR2 ;
input VAR1 ;
input VAR8 ;
input VAR10 ;
wire VAR3 ;
wire VAR5 ;
wire VAR6;
or VAR14 (VAR3 , VAR8, VAR1 );
and VAR11 (VAR5 , VAR3, VAR10 );
VAR7 VAR13 (VAR6, VAR5, VAR9, VAR12);
buf VAR4 (VAR2 , VAR6 );
endmodule
|
apache-2.0
|
trivoldus28/pulsarch-verilog
|
design/sys/iop/jbi/jbi_ncio/rtl/jbi_ncio_tag.v
| 14,689 |
module MODULE1(
VAR111,
clk, VAR6, VAR108, VAR29, VAR37, VAR68,
VAR50, VAR21, VAR102, VAR55, VAR36, VAR75
);
input clk;
input VAR6;
input VAR108;
input VAR29;
input VAR37;
input VAR68;
input [VAR91-1:0] VAR50;
input VAR21;
input [VAR91-1:0] VAR102;
input VAR55;
input [3:0] VAR36;
input [3:0] VAR75;
output VAR111;
wire VAR111;
wire [15:0] VAR73;
wire [VAR91-1:0] VAR18;
wire [VAR91-1:0] VAR98;
wire [VAR91-1:0] VAR53;
wire [VAR91-1:0] VAR104;
wire [VAR91-1:0] VAR15;
wire [VAR91-1:0] VAR70;
wire [VAR91-1:0] VAR10;
wire [VAR91-1:0] VAR47;
wire [VAR91-1:0] VAR5;
wire [VAR91-1:0] VAR76;
wire [VAR91-1:0] VAR34;
wire [VAR91-1:0] VAR32;
wire [VAR91-1:0] VAR40;
wire [VAR91-1:0] VAR101;
wire [VAR91-1:0] VAR65;
wire [VAR91-1:0] VAR94;
reg [15:0] VAR51;
wire [VAR91-1:0] VAR62;
wire [VAR91-1:0] VAR105;
wire [VAR91-1:0] VAR27;
wire [VAR91-1:0] VAR92;
wire [VAR91-1:0] VAR2;
wire [VAR91-1:0] VAR14;
wire [VAR91-1:0] VAR24;
wire [VAR91-1:0] VAR17;
wire [VAR91-1:0] VAR9;
wire [VAR91-1:0] VAR67;
wire [VAR91-1:0] VAR3;
wire [VAR91-1:0] VAR26;
wire [VAR91-1:0] VAR54;
wire [VAR91-1:0] VAR86;
wire [VAR91-1:0] VAR99;
wire [VAR91-1:0] VAR79;
reg [15:0] VAR7;
wire VAR109;
wire VAR33;
wire VAR44;
wire VAR11;
wire VAR95;
wire VAR82;
wire VAR39;
wire VAR84;
wire VAR45;
wire VAR93;
wire VAR78;
wire VAR107;
wire VAR48;
wire VAR88;
wire VAR63;
wire VAR30;
wire VAR69;
wire [VAR91-1:0] VAR110;
wire VAR83;
wire [3:0] VAR106;
wire [3:0] VAR41;
wire VAR97;
wire [VAR91-1:0] VAR96;
wire VAR77;
wire [3:0] VAR89;
wire [3:0] VAR31;
wire VAR58;
wire VAR43;
wire VAR8;
always @ ( VAR50 or VAR18 or VAR34
or VAR32 or VAR40 or VAR101 or VAR65 or VAR94
or VAR98 or VAR53 or VAR104 or VAR15 or VAR70
or VAR10 or VAR47 or VAR5 or VAR76 or VAR73) begin
if(VAR18 == VAR50)
VAR7[0] = 1'b1;
end
else
VAR7[0] = VAR73[0];
if(VAR98== VAR50)
VAR7[1] = 1'b1;
else
VAR7[1] = VAR73[1];
if(VAR53 == VAR50)
VAR7[2] = 1'b1;
else
VAR7[2] = VAR73[2];
if(VAR104 == VAR50)
VAR7[3] = 1'b1;
else
VAR7[3] = VAR73[3];
if(VAR15 == VAR50)
VAR7[4] = 1'b1;
else
VAR7[4] = VAR73[4];
if(VAR70 == VAR50)
VAR7[5] = 1'b1;
else
VAR7[5] = VAR73[5];
if(VAR10 == VAR50)
VAR7[6] = 1'b1;
else
VAR7[6] = VAR73[6];
if(VAR47 == VAR50)
VAR7[7] = 1'b1;
else
VAR7[7] = VAR73[7];
if(VAR5 == VAR50)
VAR7[8] = 1'b1;
else
VAR7[8] = VAR73[8];
if(VAR76 == VAR50)
VAR7[9] = 1'b1;
else
VAR7[9] = VAR73[9];
if(VAR34 == VAR50)
VAR7[10] = 1'b1;
else
VAR7[10] = VAR73[10];
if(VAR32 == VAR50)
VAR7[11] = 1'b1;
else
VAR7[11] = VAR73[11];
if(VAR40 == VAR50)
VAR7[12] = 1'b1;
else
VAR7[12] = VAR73[12];
if(VAR101 == VAR50)
VAR7[13] = 1'b1;
else
VAR7[13] = VAR73[13];
if(VAR65 == VAR50)
VAR7[14] = 1'b1;
else
VAR7[14] = VAR73[14];
if(VAR94 == VAR50)
VAR7[15] = 1'b1;
else
VAR7[15] = VAR73[15];
end
always @ ( VAR77 or VAR97 or VAR89
or VAR7) begin
VAR51 = VAR7;
if (~VAR77)
VAR51[VAR89] = VAR97;
end
assign VAR109 = ~VAR77 & VAR89 == 4'd0;
assign VAR33 = ~VAR77 & VAR89 == 4'd1;
assign VAR44 = ~VAR77 & VAR89 == 4'd2;
assign VAR11 = ~VAR77 & VAR89 == 4'd3;
assign VAR95 = ~VAR77 & VAR89 == 4'd4;
assign VAR82 = ~VAR77 & VAR89 == 4'd5;
assign VAR39 = ~VAR77 & VAR89 == 4'd6;
assign VAR84 = ~VAR77 & VAR89 == 4'd7;
assign VAR45 = ~VAR77 & VAR89 == 4'd8;
assign VAR93 = ~VAR77 & VAR89 == 4'd9;
assign VAR78 = ~VAR77 & VAR89 == 4'd10;
assign VAR107 = ~VAR77 & VAR89 == 4'd11;
assign VAR48 = ~VAR77 & VAR89 == 4'd12;
assign VAR88 = ~VAR77 & VAR89 == 4'd13;
assign VAR63 = ~VAR77 & VAR89 == 4'd14;
assign VAR30 = ~VAR77 & VAR89 == 4'd15;
assign VAR62 = VAR96;
assign VAR105 = VAR96;
assign VAR27 = VAR96;
assign VAR92 = VAR96;
assign VAR2 = VAR96;
assign VAR14 = VAR96;
assign VAR24 = VAR96;
assign VAR17 = VAR96;
assign VAR9 = VAR96;
assign VAR67 = VAR96;
assign VAR3 = VAR96;
assign VAR26 = VAR96;
assign VAR54 = VAR96;
assign VAR86 = VAR96;
assign VAR99 = VAR96;
assign VAR79 = VAR96;
assign VAR43 = VAR73[VAR31];
VAR28 #(4) VAR38
(.din(VAR75),
.clk(clk),
.VAR6(VAR6),
.VAR74(VAR106)
);
VAR72 #(4) VAR80
(.din(VAR106),
.clk(VAR108),
.en(VAR37),
.VAR6(VAR29),
.VAR74(VAR31)
);
VAR28 #(4) VAR90
(.din(VAR36),
.clk(clk),
.VAR6(VAR6),
.VAR74(VAR41)
);
VAR72 #(4) VAR52
(.din(VAR41),
.clk(VAR108),
.en(VAR37),
.VAR6(VAR29),
.VAR74(VAR89)
);
VAR28 #(1) VAR22
(.din(VAR55),
.clk(clk),
.VAR6(VAR6),
.VAR74(VAR83)
);
VAR72 #(1) VAR16
(.din(VAR83),
.clk(VAR108),
.en(VAR37),
.VAR6(VAR29),
.VAR74(VAR77)
);
VAR28 #(VAR91) VAR85
(.din(VAR102),
.clk(clk),
.VAR6(VAR6),
.VAR74(VAR110)
);
VAR72 #(VAR91) VAR59
(.din(VAR110),
.clk(VAR108),
.en(VAR37),
.VAR6(VAR29),
.VAR74(VAR96)
);
VAR28 #(1) VAR61
(.din(VAR21),
.clk(clk),
.VAR6(VAR6),
.VAR74(VAR69)
);
VAR72 #(1) VAR60
(.din(VAR69),
.clk(VAR108),
.en(VAR37),
.VAR6(VAR29),
.VAR74(VAR97)
);
VAR72 #(1) VAR100
(.din(VAR58),
.clk(VAR108),
.en(VAR68),
.VAR6(VAR29),
.VAR74(VAR8)
);
VAR28 #(1) VAR4
(.din(VAR8),
.clk(clk),
.VAR6(VAR6),
.VAR74(VAR111)
);
VAR42 #(1) VAR71
(.din(VAR43),
.clk(VAR108),
.VAR74(VAR58)
);
VAR28 #(16) VAR23
(.din(VAR51),
.clk(VAR108),
.VAR6(VAR29),
.VAR74(VAR73)
);
VAR72 #(VAR91) VAR64
(.din(VAR62),
.clk(VAR108),
.en(VAR109),
.VAR6(VAR29),
.VAR74(VAR18)
);
VAR72 #(VAR91) VAR103
(.din(VAR105),
.clk(VAR108),
.en(VAR33),
.VAR6(VAR29),
.VAR74(VAR98)
);
VAR72 #(VAR91) VAR57
(.din(VAR27),
.clk(VAR108),
.en(VAR44),
.VAR6(VAR29),
.VAR74(VAR53)
);
VAR72 #(VAR91) VAR25
(.din(VAR92),
.clk(VAR108),
.en(VAR11),
.VAR6(VAR29),
.VAR74(VAR104)
);
VAR72 #(VAR91) VAR46
(.din(VAR2),
.clk(VAR108),
.en(VAR95),
.VAR6(VAR29),
.VAR74(VAR15)
);
VAR72 #(VAR91) VAR35
(.din(VAR14),
.clk(VAR108),
.en(VAR82),
.VAR6(VAR29),
.VAR74(VAR70)
);
VAR72 #(VAR91) VAR87
(.din(VAR24),
.clk(VAR108),
.en(VAR39),
.VAR6(VAR29),
.VAR74(VAR10)
);
VAR72 #(VAR91) VAR1
(.din(VAR17),
.clk(VAR108),
.en(VAR84),
.VAR6(VAR29),
.VAR74(VAR47)
);
VAR72 #(VAR91) VAR19
(.din(VAR9),
.clk(VAR108),
.en(VAR45),
.VAR6(VAR29),
.VAR74(VAR5)
);
VAR72 #(VAR91) VAR56
(.din(VAR67),
.clk(VAR108),
.en(VAR93),
.VAR6(VAR29),
.VAR74(VAR76)
);
VAR72 #(VAR91) VAR12
(.din(VAR3),
.clk(VAR108),
.en(VAR78),
.VAR6(VAR29),
.VAR74(VAR34)
);
VAR72 #(VAR91) VAR49
(.din(VAR26),
.clk(VAR108),
.en(VAR107),
.VAR6(VAR29),
.VAR74(VAR32)
);
VAR72 #(VAR91) VAR13
(.din(VAR54),
.clk(VAR108),
.en(VAR48),
.VAR6(VAR29),
.VAR74(VAR40)
);
VAR72 #(VAR91) VAR66
(.din(VAR86),
.clk(VAR108),
.en(VAR88),
.VAR6(VAR29),
.VAR74(VAR101)
);
VAR72 #(VAR91) VAR81
(.din(VAR99),
.clk(VAR108),
.en(VAR63),
.VAR6(VAR29),
.VAR74(VAR65)
);
VAR72 #(VAR91) VAR20
(.din(VAR79),
.clk(VAR108),
.en(VAR30),
.VAR6(VAR29),
.VAR74(VAR94)
);
endmodule
|
gpl-2.0
|
cpulabs/mist1032sa
|
src/dps/device/utim64/comparator_counter.v
| 2,417 |
module MODULE1(
input wire VAR16,
input wire VAR1,
input wire VAR7,
input wire [63:0] VAR13,
input wire VAR14,
input wire VAR8,
input wire VAR12,
input wire VAR6,
input wire VAR3, input wire VAR5,
input wire [1:0] VAR15,
input wire [63:0] VAR17,
output wire VAR4
);
reg enable;
reg VAR10;
reg [63:0] VAR2;
reg [63:0] counter;
reg VAR11;
reg VAR9;
always@(posedge VAR16 or negedge VAR1)begin
if(!VAR1)begin
enable <= 1'b0;
VAR10 <= 1'b0;
VAR2 <= 64'h0;
counter <= 64'h0;
VAR11 <= 1'b0;
VAR9 <= 1'b0;
end
else begin
if(VAR14)begin
enable <= VAR8;
VAR10 <= VAR12;
VAR11 <= VAR6;
VAR9 <= VAR3;
if(VAR5)begin
VAR2[31:0] <= (!VAR15[0])? VAR17[31:0] : VAR2[31:0];
VAR2[63:32] <= (!VAR15[1])? VAR17[63:32] : VAR2[63:32];
counter[31:0] <= (!VAR15[0])? VAR17[31:0] : VAR2[31:0];
counter[63:32] <= (!VAR15[1])? VAR17[63:32] : VAR2[63:32];
end
end
else begin
if(VAR5)begin
VAR2[31:0] <= (!VAR15[0])? VAR17[31:0] : VAR2[31:0];
VAR2[63:32] <= (!VAR15[1])? VAR17[63:32] : VAR2[63:32];
counter[31:0] <= (!VAR15[0])? VAR17[31:0] : VAR2[31:0];
counter[63:32] <= (!VAR15[1])? VAR17[63:32] : VAR2[63:32];
end
else if(enable)begin
if(VAR9)begin
if(VAR11)begin
if(counter == VAR13)begin
counter <= counter + VAR2;
end
end
else begin
if(counter[31:0] == VAR13[31:0])begin
counter <= counter + VAR2;
end
end
end
end
end
end
end
assign VAR4 = VAR10 && VAR7 && (VAR11)? (counter == VAR13 && VAR2 != 64'h0) : (counter[31:0] == VAR13[31:0] && VAR2[31:0] != 32'h0);
endmodule
|
bsd-2-clause
|
chenm001/x266
|
lib/smul.v
| 1,554 |
module MODULE1(VAR5, VAR2, VAR1);
parameter VAR4 = 1;
parameter VAR3 = 1;
input [VAR4-1:0] VAR5;
input [VAR3-1:0] VAR2;
output [VAR4+VAR3-2:0] VAR1;
assign VAR1 = (VAR5) * (VAR2);
endmodule
|
bsd-2-clause
|
r2t2sdr/r2t2
|
fpga/modules/adi_hdl/library/util_upack/util_upack_dsf.v
| 8,576 |
module MODULE1 (
VAR32,
VAR28,
VAR14,
VAR3,
VAR9,
VAR27,
VAR17);
parameter VAR13 = 4;
parameter VAR22 = 8;
parameter VAR16 = 32;
parameter VAR26 = 4;
localparam VAR25 = VAR16/16;
localparam VAR15 = VAR16*VAR13;
localparam VAR5 = VAR16*VAR22;
localparam VAR29 = VAR16*VAR26;
localparam VAR2 = VAR16*(VAR22+1);
localparam VAR11 = VAR13 - VAR26;
input VAR32;
input VAR28;
input [(VAR15-1):0] VAR14;
input VAR3;
output VAR9;
output VAR27;
output [(VAR5-1):0] VAR17;
reg VAR19 = 'd0;
reg VAR9 = 'd0;
reg VAR27 = 'd0;
reg [ 2:0] VAR23 = 'd0;
reg VAR7 = 'd0;
reg VAR21 = 'd0;
reg [ 2:0] VAR24 = 'd0;
reg [(VAR5-1):0] VAR4 = 'd0;
reg [(VAR5-1):0] VAR18 = 'd0;
reg [(VAR5-1):0] VAR17 = 'd0;
wire [ 2:0] VAR10;
wire [(VAR2-1):0] VAR33;
wire [(VAR2-1):0] VAR8;
wire [(VAR2-1):0] VAR20;
wire [VAR5:0] VAR31;
genvar VAR1;
generate
if (VAR26 == VAR13) begin
for (VAR1 = 0; VAR1 < VAR25 ; VAR1 = VAR1 +1) begin: VAR12
assign VAR31[(((VAR1 +1) * VAR22 * 16)-1):(VAR1*VAR22*16)] =
VAR14[(((VAR1+1)*16*VAR13)-1): (VAR1*16*VAR13)];
end
end
endgenerate
generate
if (VAR26 == VAR13) begin
assign VAR10 = 'd0;
assign VAR33 = 'd0;
assign VAR8 = 'd0;
assign VAR20 = 'd0;
always @(posedge VAR32) begin
VAR19 <= VAR28 & VAR3;
VAR9 <= VAR28 & VAR3;
VAR27 <= VAR28 & VAR3;
VAR23 <= 'd0;
VAR7 <= 'd0;
VAR21 <= 'd0;
VAR24 <= 'd0;
VAR4 <= 'd0;
VAR18 <= 'd0;
if (VAR3 == 1'b1) begin
VAR17 <= VAR31[(VAR5-1):0];
end else begin
VAR17 <= 'd0;
end
end
end
endgenerate
generate
if (VAR13 > VAR26) begin
assign VAR10 = (VAR9 == 1'b1) ? (VAR23 + VAR11) :
((VAR23 >= VAR26) ? (VAR23 - VAR26) : VAR23);
always @(posedge VAR32) begin
VAR19 <= VAR28 & VAR3;
if (VAR10 < VAR26) begin
VAR9 <= VAR28 & VAR3;
end else begin
VAR9 <= 1'b0;
end
if (VAR10 == 0) begin
VAR27 <= VAR28 & VAR3;
end else begin
VAR27 <= 1'b0;
end
if (VAR19 == 1'b1) begin
VAR23 <= VAR10;
end
end
assign VAR33[(VAR2-1):VAR15] = 'd0;
assign VAR33[(VAR15-1):0] = VAR14;
assign VAR8[(VAR2-1):(VAR2-VAR15)] = VAR14;
assign VAR8[((VAR2-VAR15)-1):0] =
VAR4[(VAR5-1):(VAR5-(VAR2-VAR15))];
assign VAR20[(VAR2-1):(VAR2-(VAR5-VAR29))] =
VAR4[(VAR5-1):VAR29];
assign VAR20[((VAR2-(VAR5-VAR29))-1):0] = 'd0;
always @(posedge VAR32) begin
VAR7 <= VAR19;
VAR21 <= VAR9;
VAR24 <= VAR23;
if (VAR21 == 1'b1) begin
VAR4 <= VAR8[(VAR2-1):(VAR2-VAR5)];
end else if (VAR7 == 1'b1) begin
VAR4 <= VAR20[(VAR2-1):(VAR2-VAR5)];
end
end
always @(posedge VAR32) begin
if (VAR7 == 1'b1) begin
case (VAR24)
3'b111: VAR18 <= { VAR33[((VAR16*1)-1):0],
VAR4[((VAR16*8)-1):(VAR16*1)]};
3'b110: VAR18 <= { VAR33[((VAR16*2)-1):0],
VAR4[((VAR16*8)-1):(VAR16*2)]};
3'b101: VAR18 <= { VAR33[((VAR16*3)-1):0],
VAR4[((VAR16*8)-1):(VAR16*3)]};
3'b100: VAR18 <= { VAR33[((VAR16*4)-1):0],
VAR4[((VAR16*8)-1):(VAR16*4)]};
3'b011: VAR18 <= { VAR33[((VAR16*5)-1):0],
VAR4[((VAR16*8)-1):(VAR16*5)]};
3'b010: VAR18 <= { VAR33[((VAR16*6)-1):0],
VAR4[((VAR16*8)-1):(VAR16*6)]};
3'b001: VAR18 <= { VAR33[((VAR16*7)-1):0],
VAR4[((VAR16*8)-1):(VAR16*7)]};
3'b000: VAR18 <= VAR33;
default: VAR18 <= 'd0;
endcase
end
end
end
endgenerate
genvar VAR6;
generate
if (VAR13 > VAR26) begin
assign VAR31[VAR5] = 'd0;
for (VAR6 = 0; VAR6 < VAR25; VAR6 = VAR6 + 1) begin: VAR30
assign VAR31[(((VAR6+1)*VAR22*16)-1):(((VAR6*VAR22)+VAR26)*16)] = 'd0;
assign VAR31[((((VAR6*VAR22)+VAR26)*16)-1):(VAR6*VAR22*16)] =
VAR18[(((VAR6+1)*VAR26*16)-1):(VAR6*VAR26*16)];
end
end
endgenerate
generate
if (VAR13 > VAR26) begin
always @(posedge VAR32) begin
if (VAR3 == 1'b1) begin
VAR17 <= VAR31[(VAR5-1):0];
end else begin
VAR17 <= 'd0;
end
end
end
endgenerate
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
cells/nor2b/sky130_fd_sc_lp__nor2b_2.v
| 2,173 |
module MODULE1 (
VAR3 ,
VAR8 ,
VAR4 ,
VAR5,
VAR9,
VAR1 ,
VAR7
);
output VAR3 ;
input VAR8 ;
input VAR4 ;
input VAR5;
input VAR9;
input VAR1 ;
input VAR7 ;
VAR6 VAR2 (
.VAR3(VAR3),
.VAR8(VAR8),
.VAR4(VAR4),
.VAR5(VAR5),
.VAR9(VAR9),
.VAR1(VAR1),
.VAR7(VAR7)
);
endmodule
module MODULE1 (
VAR3 ,
VAR8 ,
VAR4
);
output VAR3 ;
input VAR8 ;
input VAR4;
supply1 VAR5;
supply0 VAR9;
supply1 VAR1 ;
supply0 VAR7 ;
VAR6 VAR2 (
.VAR3(VAR3),
.VAR8(VAR8),
.VAR4(VAR4)
);
endmodule
|
apache-2.0
|
DougFirErickson/parallella-hw
|
fpga/src/emmu/dv/dv_emmu.v
| 4,437 |
module MODULE1
(input clk,
input reset,
input VAR2);
parameter VAR1 = 32; parameter VAR23 = 32; parameter VAR7 = 12; parameter VAR11 = 64; parameter VAR4 = VAR11-VAR23+VAR7; parameter VAR5 = 1<<VAR7;
reg VAR20;
reg VAR10;
reg [12:0] VAR31;
reg [31:0] VAR26;
reg [3:0] VAR28;
reg VAR8;
reg VAR29;
reg [1:0] VAR13;
reg [3:0] VAR3;
reg [VAR23-1:0] VAR18;
reg [VAR23-1:0] VAR6;
reg [VAR1-1:0] VAR12;
reg [1:0] VAR15;
always @ (negedge clk) begin
if(VAR2)
begin
case(VAR15[1:0])
2'b00: if(VAR31[12:0]<13'h16)
begin
VAR10 <= 1'b1;
VAR28[3:0] <= 4'b1111;
VAR31[12:0] <= VAR31[12:0] + 1'b1;
VAR26[31:0] <= VAR31[0] ? (VAR31[12:0]+32'hFFFFF000) : 32'hFFFFFFFF;
end
else
begin
VAR15 <= 2'b01;
VAR10 <= 1'b0;
end
2'b01: if(VAR18[31:0]<32'h00800000)
begin
VAR8 <= 1'b1;
VAR29 <= 1'b1;
VAR18[31:0] <= VAR18[31:0] + 32'h00100001;
VAR3[3:0] <= 4'b1111;
VAR13[1:0] <= 2'b11;
VAR12[31:0] <= 32'h12345678;
VAR6[31:0] <= 32'h55555555;
end
else
begin
VAR15 <= 2'b10;
VAR8 <= 1'b0;
end 2'b10: begin
VAR31[5:0] <= VAR31[5:0]-1'b1;
end
default : VAR15 <= VAR15;
endcase end if (reset) begin
VAR28[3:0] <= 4'b0;
VAR10 <= 1'b0;
VAR31[12:0] <= 13'b0;
VAR26[31:0] <= 32'h55555000;
VAR15[1:0] <= 2'b00;
VAR8 <= 1'b0;
VAR29 <= 1'b0;
VAR3[3:0] <= 4'b0;
VAR13[1:0] <= 2'b0;
VAR18[31:0] <= 32'b0;
VAR6[31:0] <= 32'b0;
VAR12[31:0] <= 32'b0;
VAR20 <= 1'b1;
end
end
wire VAR22 = (VAR31[5:0]==6'b001101);
wire VAR30; wire [3:0] VAR9; wire [VAR1-1:0] VAR17; wire [1:0] VAR19; wire [63:0] VAR27; wire [VAR23-1:0] VAR14; wire VAR24; wire [31:0] VAR16;
VAR25 VAR25(.VAR21 (clk),
.VAR16 (VAR16[31:0]),
.VAR30 (VAR30),
.VAR24 (VAR24),
.VAR19 (VAR19[1:0]),
.VAR9 (VAR9[3:0]),
.VAR27 (VAR27[63:0]),
.VAR14 (VAR14[VAR23-1:0]),
.VAR17 (VAR17[VAR1-1:0]),
.clk (clk),
.VAR20 (VAR20),
.VAR10 (VAR10),
.VAR28 (VAR28[3:0]),
.VAR31 ({3'b000,VAR31[12:0]}),
.VAR26 (VAR26[31:0]),
.VAR8 (VAR8),
.VAR29 (VAR29),
.VAR13 (VAR13[1:0]),
.VAR3 (VAR3[3:0]),
.VAR18 (VAR18[VAR23-1:0]),
.VAR6 (VAR6[VAR23-1:0]),
.VAR12 (VAR12[VAR1-1:0]));
endmodule
|
gpl-3.0
|
r2t2sdr/r2t2
|
fpga/modules/adi_hdl/library/axi_hdmi_tx/axi_hdmi_tx_core.v
| 18,040 |
module MODULE1 (
VAR103,
VAR52,
VAR102,
VAR12,
VAR54,
VAR14,
VAR133,
VAR81,
VAR31,
VAR117,
VAR36,
VAR78,
VAR79,
VAR2,
VAR118,
VAR10,
VAR139,
VAR48,
VAR120,
VAR132,
VAR25,
VAR131,
VAR97,
VAR90,
VAR127,
VAR76,
VAR101,
VAR74,
VAR138,
VAR5,
VAR53,
VAR18,
VAR35,
VAR119,
VAR39,
VAR11,
VAR91,
VAR125,
VAR98,
VAR77);
parameter VAR13 = 0;
parameter VAR33 = 0;
input VAR103;
input VAR52;
output VAR102;
output VAR12;
output VAR54;
output [15:0] VAR14;
output [15:0] VAR133;
output VAR81;
output VAR31;
output VAR117;
output [23:0] VAR36;
output VAR78;
output VAR79;
output VAR2;
output [35:0] VAR118;
output VAR10;
output [ 8:0] VAR139;
output VAR48;
output VAR120;
input VAR132;
input VAR25;
input [ 8:0] VAR131;
input [47:0] VAR97;
input VAR90;
input [ 8:0] VAR127;
input VAR76;
input VAR101;
input VAR74;
input [ 1:0] VAR138;
input [23:0] VAR5;
input [15:0] VAR53;
input [15:0] VAR18;
input [15:0] VAR35;
input [15:0] VAR119;
input [15:0] VAR39;
input [15:0] VAR11;
input [15:0] VAR91;
input [15:0] VAR125;
input [15:0] VAR98;
input [15:0] VAR77;
reg VAR120 = 'd0;
reg VAR113 = 'd0;
reg [15:0] VAR21 = 'd0;
reg [15:0] VAR50 = 'd0;
reg VAR73 = 'd0;
reg VAR10 = 'd0;
reg VAR20 = 'd0;
reg VAR96 = 'd0;
reg VAR8 = 'd0;
reg VAR16 = 'd0;
reg [ 8:0] VAR94 = 'd0;
reg VAR26 = 'd0;
reg VAR40 = 'd0;
reg VAR124 = 'd0;
reg VAR110 = 'd0;
reg [ 9:0] VAR44 = 'd0;
reg [ 8:0] VAR139 = 'd0;
reg VAR82 = 'd0;
reg VAR1 = 'd0;
reg VAR42 = 'd0;
reg VAR121 = 'd0;
reg VAR27 = 'd0;
reg VAR65 = 'd0;
reg VAR137 = 'd0;
reg VAR92 = 'd0;
reg VAR69 = 'd0;
reg VAR6 = 'd0;
reg VAR140 = 'd0;
reg VAR114 = 'd0;
reg [47:0] VAR106 = 'd0;
reg [23:0] VAR17 = 'd0;
reg VAR48 = 'd0;
reg VAR111 = 'd0;
reg VAR34 = 'd0;
reg VAR123 = 'd0;
reg VAR70 = 'd0;
reg VAR86 = 'd0;
reg [23:0] VAR126 = 'd0;
reg VAR81 = 'd0;
reg VAR31 = 'd0;
reg VAR55 = 'd0;
reg VAR38 = 'd0;
reg VAR117 = 'd0;
reg [23:0] VAR36 = 'd0;
reg VAR102 = 'd0;
reg VAR12 = 'd0;
reg VAR100 = 'd0;
reg VAR130 = 'd0;
reg VAR54 = 'd0;
reg [15:0] VAR14 = 'd0;
reg VAR115 = 'd0;
reg VAR104 = 'd0;
reg [15:0] VAR7 = 'd0;
wire [15:0] VAR112;
wire [15:0] VAR4;
wire [15:0] VAR80;
wire [15:0] VAR129;
wire VAR85;
wire VAR51;
wire [47:0] VAR109;
wire [23:0] VAR83;
wire VAR105;
wire [23:0] VAR59;
wire VAR41;
wire VAR46;
wire VAR134;
wire VAR99;
wire VAR57;
wire [23:0] VAR63;
wire VAR87;
wire VAR22;
wire VAR67;
wire VAR60;
wire VAR84;
wire [15:0] VAR64;
wire VAR68;
wire VAR28;
wire VAR43;
wire [15:0] VAR75;
function [8:0] VAR47;
input [8:0] VAR95;
reg [8:0] VAR136;
begin
VAR136[8] = VAR95[8];
VAR136[7] = VAR95[8] ^ VAR95[7];
VAR136[6] = VAR95[7] ^ VAR95[6];
VAR136[5] = VAR95[6] ^ VAR95[5];
VAR136[4] = VAR95[5] ^ VAR95[4];
VAR136[3] = VAR95[4] ^ VAR95[3];
VAR136[2] = VAR95[3] ^ VAR95[2];
VAR136[1] = VAR95[2] ^ VAR95[1];
VAR136[0] = VAR95[1] ^ VAR95[0];
VAR47 = VAR136;
end
endfunction
always @(posedge VAR103) begin
if (VAR52 == 1'b1) begin
VAR120 <= 1'b0;
VAR113 <= 1'b0;
end else begin
VAR120 <= 1'b1;
VAR113 <= VAR138[1] | VAR138[0];
end
end
assign VAR112 = VAR18 - 1'b1;
assign VAR4 = VAR91 - 1'b1;
assign VAR80 = VAR18 - (VAR53 + 1'b1);
assign VAR129 = VAR91 - (VAR11 + 1'b1);
always @(posedge VAR103) begin
if (VAR21 >= VAR112) begin
VAR21 <= 0;
end else begin
VAR21 <= VAR21 + 1'b1;
end
if (VAR21 >= VAR112) begin
if (VAR50 >= VAR4) begin
VAR50 <= 0;
end else begin
VAR50 <= VAR50 + 1'b1;
end
end
end
always @(posedge VAR103) begin
if (VAR33 == 1) begin
if ((VAR21 == 1) && (VAR50 == VAR129)) begin
VAR73 <= VAR113;
end else begin
VAR73 <= 1'b0;
end
end else begin
if ((VAR21 == 1) && (VAR50 == VAR125)) begin
VAR73 <= VAR113;
end else begin
VAR73 <= 1'b0;
end
end
if (VAR73 == 1'b1) begin
VAR10 <= ~VAR10;
end
end
assign VAR85 = VAR96 ^ VAR8;
always @(posedge VAR103) begin
if (VAR52 == 1'b1) begin
VAR20 <= 1'd0;
VAR96 <= 1'd0;
VAR8 <= 1'd0;
end else begin
VAR20 <= VAR90;
VAR96 <= VAR20;
VAR8 <= VAR96;
end
VAR16 <= VAR85;
if (VAR85 == 1'b1) begin
VAR94 <= VAR127;
end
end
always @(posedge VAR103) begin
if (VAR33 == 1) begin
VAR26 <= 1'b0;
VAR40 <= 1'b0;
if (VAR21 <= VAR80) begin
VAR124 <= 1'b0;
end else begin
VAR124 <= VAR113;
end
if (VAR50 <= VAR129) begin
VAR110 <= 1'b0;
end else begin
VAR110 <= VAR113;
end
end else begin
if (VAR21 < VAR35) begin
VAR26 <= VAR113;
end else begin
VAR26 <= 1'b0;
end
if (VAR50 < VAR125) begin
VAR40 <= VAR113;
end else begin
VAR40 <= 1'b0;
end
if ((VAR21 < VAR39) || (VAR21 >= VAR119)) begin
VAR124 <= 1'b0;
end else begin
VAR124 <= VAR113;
end
if ((VAR50 < VAR77) || (VAR50 >= VAR98)) begin
VAR110 <= 1'b0;
end else begin
VAR110 <= VAR113;
end
end
end
assign VAR51 = VAR124 & VAR110;
always @(posedge VAR103) begin
if (VAR52 == 1'b1) begin
VAR44 <= 10'd0;
end else if (VAR16 == 1'b1) begin
VAR44 <= {VAR94, 1'b0};
end else if (VAR51 == 1'b1) begin
VAR44 <= VAR44 + 1'b1;
end
VAR139 <= VAR47(VAR44[9:1]);
end
always @(posedge VAR103) begin
VAR82 <= VAR26;
VAR1 <= VAR40;
VAR42 <= VAR124;
VAR121 <= VAR110;
VAR27 <= VAR51;
VAR65 <= VAR44[0];
VAR137 <= VAR82;
VAR92 <= VAR1;
VAR69 <= VAR42;
VAR6 <= VAR121;
VAR140 <= VAR27;
VAR114 <= VAR65;
VAR106 <= VAR109;
end
assign VAR83 = (VAR114 == 1'b1) ? VAR106[47:24] : VAR106[23:0];
assign VAR105 = (VAR83 == VAR17) ? 1'b0 : VAR140;
assign VAR59 = VAR17;
always @(posedge VAR103) begin
if ((VAR52 == 1'b1) || (VAR16 == 1'b1)) begin
VAR17 <= 'd0;
end else if (VAR140 == 1'b1) begin
VAR17 <= VAR17 + 1'b1;
end
VAR48 <= VAR105;
end
always @(posedge VAR103) begin
VAR111 <= VAR137;
VAR34 <= VAR92;
VAR123 <= VAR69;
VAR70 <= VAR6;
VAR86 <= VAR140;
case (VAR138)
2'b11: VAR126 <= VAR5;
2'b10: VAR126 <= VAR59;
2'b01: VAR126 <= VAR83;
default: VAR126 <= 24'd0;
endcase
end
assign VAR78 = VAR81;
assign VAR79 = VAR31;
assign VAR2 = VAR117;
assign VAR118[35:24] = {VAR36[23:16], VAR36[23:20]};
assign VAR118[23:12] = {VAR36[15: 8], VAR36[15:12]};
assign VAR118[11: 0] = {VAR36[ 7: 0], VAR36[ 7: 4]};
always @(posedge VAR103) begin
if (VAR101 == 1'b1) begin
VAR81 <= VAR111;
VAR31 <= VAR34;
VAR55 <= VAR123;
VAR38 <= VAR70;
VAR117 <= VAR86;
VAR36 <= VAR126;
end else begin
VAR81 <= VAR41;
VAR31 <= VAR46;
VAR55 <= VAR134;
VAR38 <= VAR99;
VAR117 <= VAR57;
VAR36 <= VAR63;
end
if (VAR74 == 1'b1) begin
VAR102 <= VAR81;
VAR12 <= VAR31;
VAR100 <= VAR55;
VAR130 <= VAR38;
VAR54 <= VAR117;
VAR14 <= VAR36[15:0]; end else begin
VAR102 <= VAR87;
VAR12 <= VAR22;
VAR100 <= VAR67;
VAR130 <= VAR60;
VAR54 <= VAR84;
VAR14 <= VAR64;
end
end
assign VAR68 = VAR100;
assign VAR28 = VAR130;
assign VAR43 = VAR54;
assign VAR75 = VAR14;
always @(posedge VAR103) begin
VAR115 <= VAR68;
VAR104 <= VAR28;
if (VAR43 == 1'b0) begin
VAR7[15:8] <= 8'h80;
end else if ((VAR76 == 1'b0) &&
(VAR75[15:8] > 8'heb)) begin
VAR7[15:8] <= 8'heb;
end else if ((VAR76 == 1'b0) &&
(VAR75[15:8] < 8'h10)) begin
VAR7[15:8] <= 8'h10;
end else if (VAR75[15:8] > 8'hfe) begin
VAR7[15:8] <= 8'hfe;
end else if (VAR75[15:8] < 8'h01) begin
VAR7[15:8] <= 8'h01;
end else begin
VAR7[15:8] <= VAR75[15:8];
end
if (VAR43 == 1'b0) begin
VAR7[7:0] <= 8'h80;
end else if ((VAR76 == 1'b0) &&
(VAR75[7:0] > 8'heb)) begin
VAR7[7:0] <= 8'heb;
end else if ((VAR76 == 1'b0) &&
(VAR75[7:0] < 8'h10)) begin
VAR7[7:0] <= 8'h10;
end else if (VAR75[7:0] > 8'hfe) begin
VAR7[7:0] <= 8'hfe;
end else if (VAR75[7:0] < 8'h01) begin
VAR7[7:0] <= 8'h01;
end else begin
VAR7[7:0] <= VAR75[7:0];
end
end
VAR30 #(.VAR72(48), .VAR108(9)) VAR61 (
.VAR135 (VAR132),
.VAR89 (VAR25),
.VAR45 (VAR131),
.VAR19 (VAR97),
.VAR107 (VAR103),
.VAR24 (VAR44[9:1]),
.VAR62 (VAR109));
VAR88 #(.VAR49(5)) VAR93 (
.clk (VAR103),
.VAR58 ({VAR111,
VAR34,
VAR123,
VAR70,
VAR86}),
.VAR9 (VAR126),
.VAR128 ({VAR41,
VAR46,
VAR134,
VAR99,
VAR57}),
.VAR71 (VAR63));
VAR37 #(.VAR49(5), .VAR13(VAR13)) VAR122 (
.clk (VAR103),
.VAR116 (VAR117),
.VAR29 ({VAR81,
VAR31,
VAR55,
VAR38,
VAR117}),
.VAR56 (VAR36),
.VAR23 ({VAR87,
VAR22,
VAR67,
VAR60,
VAR84}),
.VAR3 (VAR64));
VAR66 #(.VAR72(16)) VAR15 (
.VAR103 (VAR103),
.VAR124 (VAR115),
.VAR110 (VAR104),
.VAR32 (VAR7),
.VAR126 (VAR133));
endmodule
|
gpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_lp
|
models/udp_dff_p_pp_pg_n/sky130_fd_sc_lp__udp_dff_p_pp_pg_n.symbol.v
| 1,413 |
module MODULE1 (
input VAR2 ,
output VAR6 ,
input VAR4 ,
input VAR1,
input VAR3 ,
input VAR5
);
endmodule
|
apache-2.0
|
ShepardSiegel/ocpi
|
coregen/dram_v6_mig37/mig_37/example_design/rtl/controller/arb_select.v
| 19,073 |
module MODULE1 #
(
parameter VAR98 = 100,
parameter VAR122 = "VAR1",
parameter VAR128 = 11,
parameter VAR38 = 3,
parameter VAR47 = "8",
parameter VAR17 = 4,
parameter VAR56 = 31,
parameter VAR126 = 8,
parameter VAR81 = "VAR11",
parameter VAR120 = "VAR66",
parameter VAR129 = "VAR66",
parameter VAR86 = 4,
parameter VAR4 = 2,
parameter VAR101 = 1,
parameter VAR18 = 2,
parameter VAR63 = 15,
parameter VAR97 = 2,
parameter VAR22 = 63,
parameter VAR50 = 16,
parameter VAR112 = "40",
parameter VAR123 = "120",
parameter VAR85 = 8'b00000101,
parameter VAR61 = 8'b00001010
)
(
VAR25, VAR62, VAR125, VAR82, VAR15, VAR79, VAR88,
VAR34, VAR114, VAR52, VAR36,
VAR51, VAR20, VAR31, VAR27, VAR42,
VAR33, VAR3, VAR78, VAR118, VAR117, VAR55,
VAR8, VAR87, VAR58, VAR96,
clk, rst, VAR53, VAR89, VAR29, VAR90, VAR19,
VAR46, VAR115, VAR69, VAR6, VAR121,
VAR93, VAR24, VAR91, VAR49, VAR14,
VAR99, VAR54, VAR5, VAR110,
VAR43, VAR77, VAR35, VAR48, VAR92,
VAR72, VAR105, VAR71, VAR70
);
localparam VAR12 = VAR97 + VAR38 + VAR50 + 1 + 1 + 1;
input clk;
input rst;
input [VAR63:0] VAR53;
input [VAR128:0] VAR89;
input [VAR86-1:0] VAR29;
input [VAR86-1:0] VAR90;
input [VAR86-1:0] VAR19;
input [VAR86-1:0] VAR46;
input [VAR22:0] VAR115;
input [VAR86-1:0] VAR69;
input VAR6;
input VAR121;
input [VAR97-1:0] VAR93;
integer VAR107;
reg [VAR12-1:0] VAR23;
generate
begin : VAR119
reg [VAR12-1:0] VAR21 = {VAR12 {1'b0}};
wire [VAR12-1:0] VAR59 =
{VAR93, VAR21[15+:(VAR38+VAR50-11)],
1'b0, VAR21[3+:10], (VAR121 ? 3'b110 : 3'b001) };
always @(VAR46 or VAR6 or VAR59
or VAR89 or VAR90 or VAR53 or VAR29
or VAR115 or VAR21 or VAR69 or rst)
begin
VAR23 = rst
? {VAR97{1'b0}}
: VAR6
? VAR59
: VAR21;
for (VAR107=0; VAR107<VAR86; VAR107=VAR107+1)
if (VAR46[VAR107])
VAR23 = {VAR53[(VAR97*VAR107)+:VAR97],
VAR89[(VAR38*VAR107)+:VAR38],
VAR115[(VAR50*VAR107)+:VAR50],
VAR29[VAR107],
VAR90[VAR107],
VAR69[VAR107]};
end
if (~((VAR4 == 2) && (VAR122 != "2T")))
end endgenerate
input [VAR86-1:0] VAR24;
input [VAR86-1:0] VAR91;
input [VAR86-1:0] VAR49;
input [VAR22:0] VAR14;
input [VAR22:0] VAR99;
input [VAR56:0] VAR54;
input [VAR86-1:0] VAR5;
input [VAR86-1:0] VAR110;
output wire VAR25;
output wire [VAR97-1:0] VAR62;
output wire [VAR38-1:0] VAR125;
output wire [VAR50-1:0] VAR82;
output wire VAR15;
output wire VAR79;
output wire [VAR50-1:0] VAR88;
output wire [VAR126-1:0] VAR34;
output wire [VAR126-1:0] VAR114;
reg [VAR12-1:0] VAR103;
generate
begin : VAR94
reg VAR44;
reg VAR124;
reg [VAR12-1:0] VAR65 = {VAR12 {1'b0}};
reg VAR109;
reg VAR116;
reg VAR16;
reg VAR67;
reg [VAR50-1:0] VAR2;
reg [VAR50-1:0] VAR28;
reg [VAR126-1:0] VAR60;
reg [VAR126-1:0] VAR7;
always @(VAR99 or VAR65 or VAR7
or VAR124 or VAR116 or VAR28
or VAR67 or VAR5 or VAR49 or VAR89
or VAR54 or VAR24
or VAR53 or VAR14 or VAR91 or VAR19
or rst)
begin
VAR44 = ~rst && VAR124;
VAR103 = {(rst ? {VAR97{1'b0}}
: VAR65[(VAR12-1)-:VAR97]),
((rst && VAR129 != "VAR66")
? {VAR12-3-VAR97{1'b0}}
: VAR65[3+:(VAR12-3-VAR97)]),
(rst ? 3'b0 : VAR65[2:0])};
VAR109 = VAR116;
VAR16 = rst ? 1'b0 : VAR67;
VAR2 = VAR28;
VAR60 = VAR7;
for (VAR107=0; VAR107<VAR86; VAR107=VAR107+1)
if (VAR5[VAR107]) begin
VAR44 = VAR24[VAR107];
VAR103 = {VAR53[(VAR97*VAR107)+:VAR97],
VAR89[(VAR38*VAR107)+:VAR38],
VAR99[(VAR50*VAR107)+:VAR50],
1'b1,
1'b0,
VAR49[VAR107]};
VAR109 = VAR19[VAR107] && VAR49[VAR107];
VAR16 = VAR91[VAR107];
VAR2 = VAR14[(VAR50*VAR107)+:VAR50];
VAR60 =
VAR54[(VAR126*VAR107)+:VAR126];
end
end
if (VAR120 == "VAR66") begin : VAR130
assign VAR114 = VAR60;
end
else begin : VAR84
reg [VAR126-1:0] VAR113;
reg [VAR126-1:0] VAR74;
always @(VAR74 or VAR110
or VAR54) begin
VAR113 = VAR74;
for (VAR107=0; VAR107<VAR86; VAR107=VAR107+1)
if (VAR110[VAR107])
VAR113 =
VAR54[(VAR126*VAR107)+:VAR126];
end
always @(posedge clk) VAR74 <=
assign VAR114 = VAR113;
end
always @(posedge clk) VAR7 <=
if (VAR129 != "VAR66") begin
end
assign VAR25 = VAR44;
assign VAR62 = VAR103[3+VAR50+VAR38+:VAR97];
assign VAR125 = VAR103[3+VAR50+:VAR38];
assign VAR82 = VAR103[3+:VAR50];
assign VAR15 = VAR109;
assign VAR79 = VAR16;
assign VAR88 = VAR2;
assign VAR34 = VAR60;
end endgenerate
input VAR43;
reg [VAR12-1:0] VAR75;
always @(VAR103 or VAR23 or VAR43) begin
VAR75 = VAR23;
if (VAR43) VAR75 = VAR103;
end
input VAR77;
reg [VAR12-1:0] VAR26 = {VAR12{1'b1}};
generate
if (VAR4 == 2)
always @(VAR103 or VAR23 or VAR77) begin
VAR26 = VAR103;
if (VAR77) VAR26 = VAR23;
end
endgenerate
wire [VAR97-1:0] VAR127;
output wire [VAR38-1:0] VAR52;
output wire [VAR50-1:0] VAR36;
output wire VAR51;
output wire VAR20;
output wire VAR31;
assign {VAR127, VAR52, VAR36, VAR51, VAR20, VAR31} =
VAR75;
wire [VAR97-1:0] VAR9;
output wire [VAR38-1:0] VAR27;
output wire [VAR50-1:0] VAR42;
output wire VAR33;
output wire VAR3;
output wire VAR78;
assign {VAR9, VAR27, VAR42, VAR33, VAR3, VAR78} =
VAR26;
localparam VAR10 = {VAR101{1'b1}};
wire [(VAR17*VAR101)-1:0] VAR108 =
{{VAR17{1'b0}},VAR10};
input VAR35;
input VAR48;
output wire [(VAR17*VAR101)-1:0] VAR118;
output wire [(VAR17*VAR101)-1:0] VAR117;
assign VAR118 =
{(~(VAR108 << (VAR101*VAR127)) | {VAR17*VAR101{~VAR35}})};
assign VAR117 =
{(~(VAR108 << (VAR101*VAR9)) | {VAR17*VAR101{~VAR48}})};
input VAR92;
input [VAR86-1:0] VAR72;
input VAR105;
reg [VAR97:0] VAR41;
reg [VAR97:0] VAR68;
always @(VAR92 or VAR72
or VAR68 or VAR105 or VAR49 or VAR53
or rst) begin
if (rst) VAR41 = {VAR97{1'b0}};
end
else begin
VAR41 = VAR68;
if (VAR105)
if (VAR92) VAR41 =
{1'b0, VAR68[VAR97-1:0]};
end
else
for (VAR107=0; VAR107<VAR86; VAR107=VAR107+1)
if (VAR72[VAR107]) VAR41 =
{~VAR49[VAR107], VAR53[(VAR97*VAR107)+:VAR97]};
end end
output wire [VAR97:0] VAR55;
assign VAR55 = VAR41;
input [7:0] VAR71;
input [7:0] VAR70;
wire [VAR17-1:0] VAR80 =
VAR108 << VAR41[VAR97-1:0];
wire VAR106 = (VAR18 == 1) ? |(VAR80 & VAR71)
: (VAR71[2] & VAR71[0]) ?
|(VAR80[VAR17-1:0] & {VAR71[2],
VAR71[0]}) : (VAR71[0])?
VAR80[0] : 1'b0;
wire VAR83 = VAR106 && ~VAR41[VAR97];
wire VAR32 = VAR106 && VAR41[VAR97];
reg [1:0] VAR13 = 2'b0;
reg[1:0] VAR102;
always @(VAR71) begin
VAR102 = 2'b0;
for (VAR107=0; VAR107<8; VAR107=VAR107+1)
if (~VAR102[1])
if (VAR71[VAR107] == 1'b1) VAR102 =
VAR102 + 2'b1;
end
wire VAR30 = ~VAR102[1];
wire VAR111 = (VAR112 != "VAR45") &&
((VAR81 == "VAR11")
? VAR32 : (VAR32 && ~|VAR13) ||
~VAR106);
wire VAR39 = ((VAR123 != "VAR66") && (VAR18 > 1) && (VAR81 == "VAR11")) ? VAR32
: 1'b0;
wire [VAR18*VAR101-1:0] VAR104;
wire [VAR18*VAR101-1:0] VAR57;
generate
if (VAR18 > 1) begin : VAR37
wire VAR73 = (VAR70[3] & VAR70[1])?
|({VAR80[VAR102+1],
VAR80[VAR102]}) :
(VAR70[1]) ? VAR80[VAR102] :1'b0;
wire VAR40 = VAR73 && ~VAR41[VAR97];
wire VAR64 = VAR73 && VAR41[VAR97];
always @(VAR70) begin
VAR13 = 2'b0;
for (VAR107=0; VAR107<8; VAR107=VAR107+1)
if (~VAR13[1])
if (VAR70[VAR107] == 1'b1) VAR13 =
VAR13 + 2'b1;
end
wire VAR95 = ~VAR13[1];
wire VAR76 = (VAR112 != "VAR45") &&
((VAR81 == "VAR11")
? VAR95 ? ~VAR40 : ~VAR73
: (VAR64 && ~|VAR102) ||
~VAR73);
wire VAR100 = ((VAR123 != "VAR66") && (VAR81 == "VAR11"))
? VAR64
: 1'b0;
assign VAR104 =
{{VAR101{VAR76}}, {VAR101{VAR111}}};
assign VAR57 = {{VAR101{VAR100}}, {VAR101{VAR39}}};
end else begin
assign VAR104 = {VAR101{VAR111}};
assign VAR57 = {VAR101{VAR39}};
end endgenerate
output wire [(VAR18*VAR101)-1:0] VAR8;
output wire [(VAR18*VAR101)-1:0] VAR87;
output wire [(VAR18*VAR101)-1:0] VAR58;
output wire [(VAR18*VAR101)-1:0] VAR96;
assign VAR8 = VAR104;
assign VAR87 = VAR57;
assign VAR58 = VAR104;
assign VAR96 = VAR57;
endmodule
|
lgpl-3.0
|
google/skywater-pdk-libs-sky130_fd_sc_ls
|
cells/o2bb2ai/sky130_fd_sc_ls__o2bb2ai_1.v
| 2,411 |
module MODULE2 (
VAR2 ,
VAR9,
VAR10,
VAR11 ,
VAR3 ,
VAR8,
VAR6,
VAR7 ,
VAR5
);
output VAR2 ;
input VAR9;
input VAR10;
input VAR11 ;
input VAR3 ;
input VAR8;
input VAR6;
input VAR7 ;
input VAR5 ;
VAR1 VAR4 (
.VAR2(VAR2),
.VAR9(VAR9),
.VAR10(VAR10),
.VAR11(VAR11),
.VAR3(VAR3),
.VAR8(VAR8),
.VAR6(VAR6),
.VAR7(VAR7),
.VAR5(VAR5)
);
endmodule
module MODULE2 (
VAR2 ,
VAR9,
VAR10,
VAR11 ,
VAR3
);
output VAR2 ;
input VAR9;
input VAR10;
input VAR11 ;
input VAR3 ;
supply1 VAR8;
supply0 VAR6;
supply1 VAR7 ;
supply0 VAR5 ;
VAR1 VAR4 (
.VAR2(VAR2),
.VAR9(VAR9),
.VAR10(VAR10),
.VAR11(VAR11),
.VAR3(VAR3)
);
endmodule
|
apache-2.0
|
EliasVansteenkiste/ConnectionRouter
|
vtr_flow/benchmarks/arithmetic/generated_circuits/multless_consts/verilog/mult_051.v
| 1,517 |
module MODULE1 (
VAR7,
VAR9
);
input [31:0] VAR7;
output [31:0]
VAR9;
wire [31:0]
VAR13,
VAR14,
VAR6,
VAR4,
VAR3,
VAR2,
VAR11,
VAR10,
VAR1;
assign VAR13 = VAR7;
assign VAR10 = VAR13 << 10;
assign VAR2 = VAR6 << 3;
assign VAR14 = VAR13 << 5;
assign VAR6 = VAR13 + VAR14;
assign VAR1 = VAR11 - VAR10;
assign VAR4 = VAR13 << 12;
assign VAR3 = VAR6 + VAR4;
assign VAR11 = VAR3 + VAR2;
assign VAR9 = VAR1;
endmodule
module MODULE2(
VAR7,
VAR9,
clk
);
input [31:0] VAR7;
output [31:0] VAR9;
reg [31:0] VAR9;
input clk;
reg [31:0] VAR5;
wire [30:0] VAR12;
always @(posedge clk) begin
VAR5 <= VAR7;
VAR9 <= VAR12;
end
MODULE1 MODULE1(
.VAR7(VAR5),
.VAR9(VAR12)
);
endmodule
|
mit
|
cfangmeier/VFPIX-telescope-Code
|
DAQ_Firmware/src/ok/okWireIn_sync.v
| 2,005 |
module MODULE1 (
input wire clk,
input wire VAR8,
input wire [112:0] VAR13,
input wire [7:0] VAR12,
output reg [31:0] VAR2
);
wire [31:0] VAR3;
wire [31:0] VAR11;
wire VAR17;
reg VAR1;
always @( posedge clk ) begin
if ( VAR1 ) begin
VAR2 <= VAR11;
end
VAR1 <= ~VAR17;
end
VAR7 VAR16 (
.VAR9 ( VAR3 ),
.VAR18 ( clk ),
.VAR1 ( VAR1 ),
.VAR4 ( VAR8 ),
.VAR6 ( 1'b1 ),
.VAR15 ( VAR11 ),
.VAR17 ( VAR17 ),
.VAR5 ( )
);
VAR14 VAR10(
.VAR13(VAR13),
.VAR12(VAR12),
.VAR2(VAR3)
);
endmodule
|
gpl-2.0
|
glennchid/font5-firmware
|
src/verilog/synthesis/AmpTrig.v
| 2,284 |
module MODULE1(
input clk,
input VAR13,
input VAR7,
input [6:0] VAR10,
output reg VAR3 = 1'b0
);
parameter VAR12 = 5'd26;
reg VAR1 = 1'b0, VAR15 = 1'b0, VAR8 = 1'b0, VAR6 = 1'b0, VAR5 = 1'b0;reg VAR14 = 1'b0;
reg [6:0] VAR11 = 7'd0, VAR4 = 7'd0;
reg [6:0] VAR2 = 7'd0;
reg [4:0] VAR9 = 5'd0;
always @(posedge clk) begin
VAR1 <= VAR13;
VAR15 <= VAR1;
VAR6 <= VAR5;
VAR5 <= VAR7;
VAR11 <= VAR4;
VAR4 <= VAR10;
VAR14 <= VAR1 & ~VAR15;
if (~VAR8) begin
VAR8 <= (VAR6) ? VAR14 : VAR8; VAR3 <= VAR3;
end else if (VAR2 == VAR11) begin
VAR3 <= 1'b1;
VAR8 <= VAR8;
end else if (VAR3) begin
VAR3 <= 1'b0;
VAR8 <= 1'b0;
end else begin
VAR3 <= VAR3;
VAR8 <= VAR8;
end
if (VAR8 && (VAR9==VAR12-1)) begin
VAR2 <= VAR2 + 1'b1;
VAR9 <= 5'd0;
end
else if (VAR8) begin
VAR2 <= VAR2;
VAR9 <= VAR9 + 1'b1;
end
else begin
VAR2 <= 7'd0;
VAR9 <= 5'd0;
end
end
endmodule
|
gpl-3.0
|
alexforencich/verilog-ethernet
|
example/ZCU106/fpga/rtl/fpga.v
| 9,156 |
module MODULE1 (
input wire VAR100,
input wire VAR97,
input wire reset,
input wire VAR82,
input wire VAR61,
input wire VAR162,
input wire VAR150,
input wire VAR171,
input wire [7:0] VAR11,
output wire [7:0] VAR38,
input wire VAR79,
output wire VAR27,
input wire VAR40,
output wire VAR151,
input wire VAR56,
input wire VAR166,
output wire VAR178,
output wire VAR116,
input wire VAR66,
input wire VAR57,
output wire VAR130,
output wire VAR127,
input wire VAR182,
input wire VAR184,
output wire VAR170,
output wire VAR138
);
wire VAR105;
wire VAR85;
wire VAR128;
wire VAR42;
wire VAR123;
wire VAR1;
wire VAR156 = reset;
wire VAR54;
wire VAR98;
VAR120 #(
.VAR122("VAR88"),
.VAR83("VAR88")
)
VAR96 (
.VAR154 (VAR105),
.VAR47 (VAR100),
.VAR10 (VAR97)
);
VAR80 #(
.VAR125("VAR72"),
.VAR71(8),
.VAR183(0.5),
.VAR29(0),
.VAR118(1),
.VAR12(0.5),
.VAR20(0),
.VAR74(1),
.VAR179(0.5),
.VAR132(0),
.VAR108(1),
.VAR5(0.5),
.VAR19(0),
.VAR2(1),
.VAR3(0.5),
.VAR62(0),
.VAR165(1),
.VAR73(0.5),
.VAR9(0),
.VAR93(1),
.VAR121(0.5),
.VAR134(0),
.VAR158(8),
.VAR140(0),
.VAR112(1),
.VAR160(0.010),
.VAR104(8.0),
.VAR119("VAR88"),
.VAR189("VAR88")
)
VAR7 (
.VAR18(VAR105),
.VAR167(VAR98),
.VAR161(VAR156),
.VAR145(1'b0),
.VAR126(VAR85),
.VAR45(),
.VAR185(),
.VAR136(),
.VAR141(),
.VAR14(),
.VAR23(),
.VAR175(),
.VAR163(),
.VAR157(),
.VAR139(),
.VAR50(VAR98),
.VAR60(),
.VAR124(VAR54)
);
VAR32
VAR106 (
.VAR47(VAR85),
.VAR154(VAR128)
);
VAR113 #(
.VAR181(4)
)
VAR53 (
.clk(VAR128),
.rst(~VAR54),
.out(VAR42)
);
wire VAR55;
wire VAR173;
wire VAR115;
wire VAR39;
wire VAR180;
wire [7:0] VAR148;
VAR75 #(
.VAR114(9),
.VAR181(8),
.VAR142(156000)
)
VAR68 (
.clk(VAR123),
.rst(VAR1),
.in({VAR82,
VAR61,
VAR162,
VAR150,
VAR171,
VAR11}),
.out({VAR55,
VAR173,
VAR115,
VAR39,
VAR180,
VAR148})
);
wire VAR84;
wire VAR129;
VAR102 #(
.VAR114(2),
.VAR181(2)
)
VAR22 (
.clk(VAR123),
.in({VAR79, VAR40}),
.out({VAR84, VAR129})
);
assign VAR170 = 1'b1;
assign VAR138 = 1'b1;
wire VAR4;
wire VAR103;
wire [63:0] VAR133;
wire [7:0] VAR26;
wire VAR137;
wire VAR147;
wire [63:0] VAR117;
wire [7:0] VAR16;
wire VAR37;
wire VAR87;
wire [63:0] VAR101;
wire [7:0] VAR33;
wire VAR94;
wire VAR59;
wire [63:0] VAR63;
wire [7:0] VAR51;
assign VAR123 = VAR4;
assign VAR1 = VAR103;
wire VAR172;
wire VAR92;
wire VAR131;
VAR52 VAR36 (
.VAR47 (VAR182),
.VAR10 (VAR184),
.VAR99 (1'b0),
.VAR154 (VAR131),
.VAR174 ()
);
wire VAR30;
wire VAR111;
wire VAR69;
VAR186 #(
.VAR190(1)
)
VAR21 (
.VAR15(VAR128),
.VAR155(VAR42),
.VAR78(),
.VAR153(VAR131),
.VAR44(VAR30),
.VAR31(VAR111),
.VAR70(VAR69),
.VAR110(1'b0),
.VAR46(),
.VAR169(1'b0),
.VAR149(1'b0),
.VAR13(VAR178),
.VAR135(VAR116),
.VAR159(VAR56),
.VAR168(VAR166),
.VAR143(VAR4),
.VAR95(VAR103),
.VAR176(VAR133),
.VAR49(VAR26),
.VAR58(VAR137),
.VAR146(VAR147),
.VAR35(VAR117),
.VAR41(VAR16),
.VAR67(),
.VAR81(),
.VAR89(),
.VAR8(),
.VAR25(VAR172),
.VAR91(),
.VAR28(),
.VAR65()
);
VAR186 #(
.VAR190(0)
)
VAR34 (
.VAR15(VAR128),
.VAR155(VAR42),
.VAR78(),
.VAR153(1'b0),
.VAR44(),
.VAR31(),
.VAR70(),
.VAR110(VAR30),
.VAR46(),
.VAR169(VAR111),
.VAR149(VAR69),
.VAR13(VAR130),
.VAR135(VAR127),
.VAR159(VAR66),
.VAR168(VAR57),
.VAR143(VAR37),
.VAR95(VAR87),
.VAR176(VAR101),
.VAR49(VAR33),
.VAR58(VAR94),
.VAR146(VAR59),
.VAR35(VAR63),
.VAR41(VAR51),
.VAR67(),
.VAR81(),
.VAR89(),
.VAR8(),
.VAR25(VAR92),
.VAR91(),
.VAR28(),
.VAR65()
);
VAR107
VAR6 (
.clk(VAR123),
.rst(VAR1),
.VAR82(VAR55),
.VAR61(VAR173),
.VAR162(VAR115),
.VAR150(VAR39),
.VAR171(VAR180),
.VAR11(VAR148),
.VAR38(VAR38),
.VAR79(VAR84),
.VAR27(VAR27),
.VAR40(VAR129),
.VAR151(VAR151),
.VAR177(VAR4),
.VAR43(VAR103),
.VAR77(VAR133),
.VAR90(VAR26),
.VAR109(VAR137),
.VAR164(VAR147),
.VAR76(VAR117),
.VAR86(VAR16),
.VAR24(VAR37),
.VAR64(VAR87),
.VAR187(VAR101),
.VAR48(VAR33),
.VAR188(VAR94),
.VAR152(VAR59),
.VAR144(VAR63),
.VAR17(VAR51)
);
endmodule
|
mit
|
zhangly/azpr_cpu
|
rtl/cpu/rtl/mem_ctrl.v
| 2,624 |
module MODULE1 (
input wire VAR22, input wire [VAR21] VAR13, input wire [VAR8] VAR20, input wire [VAR8] VAR19,
input wire [VAR8] VAR18, output wire [VAR6] addr, output reg VAR15, output reg VAR7, output wire [VAR8] VAR3,
output reg [VAR8] out , output reg VAR10 );
wire [VAR2] VAR4;
assign VAR3 = VAR20; assign addr = VAR19[VAR9]; assign VAR4 = VAR19[VAR16];
always @(*) begin
VAR10 = VAR11;
out = VAR17'h0;
VAR15 = VAR11;
VAR7 = VAR12;
if (VAR22 == VAR14) begin
case (VAR13)
if (VAR4 == VAR1) begin out = VAR18;
VAR15 = VAR14;
end else begin VAR10 = VAR14;
end
end
if (VAR4 == VAR1) begin VAR7 = VAR5;
VAR15 = VAR14;
end else begin VAR10 = VAR14;
end
end
default : begin out = VAR19;
end
endcase
end
end
endmodule
|
mit
|
markusC64/1541ultimate2
|
fpga/nios/nios/synthesis/submodules/nios_altmemddr_0_phy_alt_mem_phy_pll.v
| 22,778 |
module MODULE1 (
VAR34,
VAR82,
VAR116,
VAR73,
VAR78,
VAR54,
VAR55,
VAR18,
VAR102,
VAR31,
VAR59,
VAR51,
VAR2);
input VAR34;
input VAR82;
input [2:0] VAR116;
input VAR73;
input VAR78;
input VAR54;
output VAR55;
output VAR18;
output VAR102;
output VAR31;
output VAR59;
output VAR51;
output VAR2;
tri0 VAR34;
tri0 [2:0] VAR116;
tri0 VAR73;
tri0 VAR78;
wire [4:0] VAR71;
wire VAR68;
wire VAR67;
wire [0:0] VAR33 = 1'h0;
wire [4:4] VAR105 = VAR71[4:4];
wire [3:3] VAR131 = VAR71[3:3];
wire [2:2] VAR120 = VAR71[2:2];
wire [1:1] VAR14 = VAR71[1:1];
wire [0:0] VAR28 = VAR71[0:0];
wire VAR55 = VAR28;
wire VAR18 = VAR14;
wire VAR102 = VAR120;
wire VAR31 = VAR131;
wire VAR59 = VAR105;
wire VAR51 = VAR68;
wire VAR2 = VAR67;
wire VAR74 = VAR82;
wire [1:0] VAR72 = {VAR33, VAR74};
VAR44 VAR42 (
.VAR34 (VAR34),
.VAR80 (VAR72),
.VAR116 (VAR116),
.VAR73 (VAR73),
.VAR78 (VAR78),
.VAR54 (VAR54),
.clk (VAR71),
.VAR51 (VAR68),
.VAR2 (VAR67),
.VAR112 (),
.VAR123 (),
.VAR100 ({6{1'b1}}),
.VAR76 (),
.VAR13 (1'b0),
.VAR115 (1'b0),
.VAR61 (),
.VAR48 (),
.VAR24 (),
.VAR95 ({4{1'b1}}),
.VAR46 (1'b1),
.VAR45 (),
.VAR96 (),
.VAR93 (),
.VAR101 (),
.VAR23 (1'b1),
.VAR64 (1'b1),
.VAR60 (1'b0),
.VAR125 (1'b1),
.VAR32 (1'b0),
.VAR21 (),
.VAR110 (),
.VAR17 (1'b0),
.VAR6 (1'b0),
.VAR104 (),
.VAR111 (),
.VAR106 (),
.VAR4 ());
VAR42.VAR53 = "VAR15",
VAR42.VAR69 = 10,
VAR42.VAR77 = 50,
VAR42.VAR11 = 13,
VAR42.VAR65 = "0",
VAR42.VAR103 = 5,
VAR42.VAR58 = 50,
VAR42.VAR1 = 13,
VAR42.VAR136 = "0",
VAR42.VAR22 = 5,
VAR42.VAR79 = 50,
VAR42.VAR81 = 13,
VAR42.VAR119 = "-1923",
VAR42.VAR16 = 5,
VAR42.VAR5 = 50,
VAR42.VAR70 = 13,
VAR42.VAR47 = "0",
VAR42.VAR3 = 5,
VAR42.VAR137 = 50,
VAR42.VAR8 = 13,
VAR42.VAR128 = "0",
VAR42.VAR99 = "VAR113",
VAR42.VAR122 = 20000,
VAR42.VAR86 = "VAR29 VAR84 VAR9",
VAR42.VAR83 = "VAR44",
VAR42.VAR37 = "VAR107",
VAR42.VAR132 = "VAR15",
VAR42.VAR20 = "VAR134",
VAR42.VAR130 = "VAR126",
VAR42.VAR26 = "VAR134",
VAR42.VAR124 = "VAR134",
VAR42.VAR97 = "VAR134",
VAR42.VAR57 = "VAR134",
VAR42.VAR62 = "VAR134",
VAR42.VAR43 = "VAR134",
VAR42.VAR39 = "VAR126",
VAR42.VAR109 = "VAR134",
VAR42.VAR10 = "VAR126",
VAR42.VAR133 = "VAR134",
VAR42.VAR27 = "VAR126",
VAR42.VAR63 = "VAR126",
VAR42.VAR52 = "VAR126",
VAR42.VAR40 = "VAR126",
VAR42.VAR7 = "VAR134",
VAR42.VAR38 = "VAR134",
VAR42.VAR35 = "VAR126",
VAR42.VAR36 = "VAR134",
VAR42.VAR56 = "VAR134",
VAR42.VAR25 = "VAR134",
VAR42.VAR66 = "VAR134",
VAR42.VAR135 = "VAR134",
VAR42.VAR114 = "VAR134",
VAR42.VAR49 = "VAR126",
VAR42.VAR85 = "VAR126",
VAR42.VAR117 = "VAR126",
VAR42.VAR41 = "VAR126",
VAR42.VAR90 = "VAR126",
VAR42.VAR87 = "VAR134",
VAR42.VAR129 = "VAR134",
VAR42.VAR30 = "VAR134",
VAR42.VAR12 = "VAR134",
VAR42.VAR91 = "VAR134",
VAR42.VAR92 = "VAR134",
VAR42.VAR98 = "VAR134",
VAR42.VAR75 = "VAR134",
VAR42.VAR94 = "VAR134",
VAR42.VAR19 = "VAR134",
VAR42.VAR50 = "VAR134",
VAR42.VAR89 = "VAR118",
VAR42.VAR121 = "VAR88",
VAR42.VAR138 = 96,
VAR42.VAR127 = 5,
VAR42.VAR108 = 3;
endmodule
|
gpl-3.0
|
trivoldus28/pulsarch-verilog
|
design/sys/iop/iobdg/c2i/rtl/c2i_fctrl.v
| 23,557 |
module MODULE1 (
VAR145, VAR59, VAR132,
VAR76, VAR133,
VAR68, VAR144, VAR52,
VAR81, VAR107, VAR48,
VAR84, VAR42, VAR18,
VAR58, VAR101, VAR20,
VAR43, VAR2, VAR142,
VAR28, VAR152, VAR147,
VAR103, VAR9, VAR49,
VAR74, VAR141, VAR66,
VAR61, VAR27, VAR24, VAR15, VAR89,
VAR63, VAR100, VAR105, VAR110,
VAR108, VAR70, VAR75,
VAR7, VAR91,
VAR56, VAR85
);
input VAR61;
input VAR27;
input VAR24;
input VAR15;
input VAR89;
output VAR145;
input VAR63;
input [VAR11-VAR39:0] VAR100;
input [VAR93-VAR38:0] VAR105;
input [VAR6-VAR135:0] VAR110;
output VAR59;
output VAR132;
output VAR76;
output VAR133;
output VAR68;
output VAR144;
output VAR52;
output VAR81;
output VAR107;
output [VAR16-1:0] VAR48;
input [VAR14:0] VAR108;
output [VAR14:0] VAR84;
output VAR42;
input VAR70;
input VAR75;
input [VAR16-1:0] VAR7;
input [VAR127-1:0] VAR91;
input VAR56;
input VAR85;
output VAR18;
output VAR58;
output [VAR16-1:0] VAR101;
output [VAR16-1:0] VAR20;
output VAR43;
output VAR2;
output VAR142;
output VAR28;
output VAR152;
output [VAR16-1:0] VAR147;
output [VAR16-1:0] VAR103;
output [VAR16-1:0] VAR9;
output VAR49;
output VAR74;
output VAR141;
output [VAR14-1:0] VAR66;
wire VAR60;
wire VAR112;
wire VAR137;
wire VAR35;
wire VAR36;
wire VAR138;
wire VAR136;
wire VAR22;
wire [VAR16-1:0] VAR1;
wire VAR92;
wire VAR95;
wire VAR131;
wire VAR57;
wire VAR77;
wire [VAR16-1:0] VAR51;
wire [VAR127-1:0] VAR94;
wire VAR106;
wire VAR126;
wire VAR17;
wire [VAR16-1:0] VAR109;
wire VAR99;
wire VAR111;
wire VAR26;
wire VAR25;
wire VAR67;
wire VAR150;
wire VAR8;
wire VAR124;
wire VAR4;
wire VAR117;
wire VAR12;
wire VAR149;
wire VAR30;
wire VAR121;
wire VAR53;
wire VAR50;
wire VAR123;
wire VAR125;
wire VAR73;
wire VAR46;
wire [VAR16-1:0] VAR40;
wire VAR62;
wire [VAR14:0] VAR134;
wire [VAR14:0] VAR72;
wire [VAR14:0] VAR118;
wire [VAR14:0] VAR154;
wire VAR3;
VAR130 #(1) VAR90 (.din(VAR89),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR60));
assign VAR112 = VAR60 & VAR63 &
(VAR105[VAR113:VAR34] == VAR65);
assign VAR137 = VAR112 & (VAR100 == VAR69);
VAR130 #(1) VAR140 (.din(VAR137),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR144));
VAR130 #(1) VAR78 (.din(VAR144),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR81));
assign VAR35 = VAR112 & (VAR100 == VAR122);
VAR130 #(1) VAR98 (.din(VAR35),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR36));
VAR130 #(1) VAR129 (.din(VAR36),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR42));
VAR97 VAR54 (.VAR31(VAR105),
.VAR21(VAR110),
.VAR71(VAR138),
.VAR120(VAR136),
.VAR87(VAR22),
.VAR155(VAR1),
.VAR55(VAR92));
VAR130 #(1) VAR86 (.din(VAR138),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR95));
VAR130 #(1) VAR96 (.din(VAR136),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR131));
VAR130 #(1) VAR79 (.din(VAR22),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR57));
VAR130 #(1) VAR114 (.din(VAR92),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR77));
VAR130 #(1) VAR64 (.din(VAR77),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR107));
VAR119 #(1) VAR32 (.din(VAR75),
.VAR139(VAR61),
.en(VAR15),
.clk(VAR27),
.VAR29(VAR59));
VAR146 #(VAR16) VAR143 (.din(VAR7),
.en(VAR15),
.clk(VAR27),
.VAR29(VAR51));
VAR146 #(VAR127) VAR80 (.din(VAR91),
.en(VAR15),
.clk(VAR27),
.VAR29(VAR94));
VAR97 VAR19 (.VAR31(VAR94),
.VAR21(VAR151'b0),
.VAR71(VAR106),
.VAR120(VAR126),
.VAR87(VAR17),
.VAR155(VAR109),
.VAR55(VAR99));
VAR119 #(1) VAR37 (.din(VAR106),
.VAR139(VAR61),
.en(VAR12),
.clk(VAR27),
.VAR29(VAR111));
VAR119 #(1) VAR83 (.din(VAR126),
.VAR139(VAR61),
.en(VAR12),
.clk(VAR27),
.VAR29(VAR26));
VAR119 #(1) VAR153 (.din(VAR17),
.VAR139(VAR61),
.en(VAR12),
.clk(VAR27),
.VAR29(VAR25));
VAR119 #(1) VAR13 (.din(VAR99),
.VAR139(VAR61),
.en(VAR12),
.clk(VAR27),
.VAR29(VAR67));
VAR130 #(1) VAR115 (.din(VAR67),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR150));
VAR119 #(1) VAR47 (.din(VAR150),
.VAR139(VAR61),
.en(VAR24),
.clk(VAR27),
.VAR29(VAR18));
VAR119 #(1) VAR104 (.din(VAR56),
.VAR139(VAR61),
.en(VAR15),
.clk(VAR27),
.VAR29(VAR8));
VAR119 #(1) VAR41 (.din(VAR8),
.VAR139(VAR61),
.en(VAR12),
.clk(VAR27),
.VAR29(VAR124));
VAR130 #(1) VAR128 (.din(VAR124),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR4));
VAR119 #(1) VAR102 (.din(VAR4),
.VAR139(VAR61),
.en(VAR24),
.clk(VAR27),
.VAR29(VAR58));
VAR119 #(1) VAR33 (.din(VAR85),
.VAR139(VAR61),
.en(VAR15),
.clk(VAR27),
.VAR29(VAR117));
assign VAR12 = ~VAR112 &
~VAR59 &
(VAR8 != VAR124);
assign VAR149 = VAR12 & ~VAR117;
VAR130 #(1) VAR23 (.din(VAR149),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR52));
assign VAR76 =
VAR144 ? VAR95 :
VAR111;
assign VAR133 =
VAR144 ? VAR131 :
VAR26;
assign VAR68 =
VAR144 ? VAR57 :
VAR25;
assign VAR101 = VAR112 ? VAR1 :
VAR109;
assign VAR20 = VAR59 ? VAR51 :
VAR109;
assign VAR30 = VAR59 |
(VAR12 & VAR117 & VAR106);
assign VAR121 = VAR30 & ~VAR20[VAR16-1];
assign VAR53 = VAR30 & VAR20[VAR16-1];
assign VAR50 = VAR59 |
(VAR12 & VAR117 & VAR126);
assign VAR123 = VAR50 & ~VAR20[VAR16-1];
assign VAR125 = VAR50 & VAR20[VAR16-1];
assign VAR73 = VAR59 |
(VAR12 & VAR117 & VAR17);
assign VAR43 = ~VAR121;
assign VAR2 = ~VAR53;
assign VAR142 = ~VAR123;
assign VAR28 = ~VAR125;
assign VAR152 = ~VAR73;
VAR130 #(1) VAR88 (.din(VAR59),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR46));
VAR82 #(VAR16) VAR45 (.din(VAR101),
.clk(VAR27),
.VAR29(VAR48));
VAR82 #(VAR16) VAR44 (.din(VAR20),
.clk(VAR27),
.VAR29(VAR40));
assign VAR132 = VAR46 &
(VAR48 == VAR40);
assign VAR147 = VAR101;
assign VAR103 = VAR20;
assign VAR9 = VAR1;
assign VAR49 = VAR59 |
(VAR12 & VAR117 & VAR17);
assign VAR74 = VAR112 & VAR35 & VAR22;
assign VAR62 = VAR60 & VAR63 & ~(VAR137 | VAR35);
assign VAR141 = ~VAR62;
VAR119 #(VAR14+1) VAR10 (.din(VAR134),
.VAR139(VAR61),
.en(VAR62),
.clk(VAR27),
.VAR29(VAR72));
assign VAR134 = VAR72 + 5'b1;
assign VAR66 = VAR72[VAR14-1:0];
VAR119 #(VAR14+1) VAR5 (.din(VAR72),
.VAR139(VAR61),
.en(VAR24),
.clk(VAR27),
.VAR29(VAR84));
VAR119 #(VAR14+1) VAR148 (.din(VAR108),
.VAR139(VAR61),
.en(VAR15),
.clk(VAR27),
.VAR29(VAR118));
assign VAR154 = VAR72 + 5'b01000;
assign VAR3 = ((VAR154[VAR14] != VAR118[VAR14]) &
(VAR154[VAR14-1:0] >= VAR118[VAR14-1:0])) |
((VAR154[VAR14] == VAR118[VAR14]) &
(VAR154[VAR14-1:0] <= VAR118[VAR14-1:0]));
VAR130 #(1) VAR116 (.din(VAR3 | VAR70),
.clk(VAR27),
.VAR139(VAR61),
.VAR29(VAR145));
endmodule
|
gpl-2.0
|
shkkgs/DE4-multicore-network-processor-with-multiple-hardware-monitors-
|
DE4_network_processor_4cores_6monitors_release/lib/verilog/core/terasic/src/gen_reset_n.v
| 3,317 |
module MODULE1(
VAR1,
VAR4,
VAR3
);
parameter VAR2 = 20;
input VAR1;
input VAR4;
output VAR3;
reg VAR3;
reg [VAR2-1:0] VAR5;
always @(posedge VAR1 or negedge VAR4)
begin
if (!VAR4)
begin
VAR3 <= 0;
VAR5 <= 0;
end else begin
if (VAR5 == {VAR2{1'b1}})
begin
VAR3 <= 1'b1; end else begin
VAR5 <= VAR5 + 1;
VAR3 <= 0;
end
end
end
endmodule
|
mit
|
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.